目前小弟在做个小实验。需要将一信号延迟一段时间后再输出。但是仿真的结果都不对。希望各位给点建议
module delay(clk,sigin,clkout);
input clk,sigin;
output clkout;
reg clkout;
reg [0:4] cnt;
integer k1;
always@(posedge sigin)
begin
if(sigin==1)
k1=1;
else
k1=0;
end
always@(posedge clk)
begin
if(k1==1)
begin
cnt<=0;
end
if((cnt<4)&&(k1==1))
begin
cnt<=cnt+1;
clkout<=1;
end
else if(cnt==4)
begin
cnt<=0;
clkout<=0;
k1<=0;
end
else
clkout<=0;
end
endmodule |
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