用三只IC建立一个数字PLL

只看该作者 · 2012-6-29 15:36

本设计思想中的简单电路给出了一个传统模拟锁相环的基础特性，但电路中除了基准振荡器以外，没有其它的模拟元件。虽然其它可用的数字PLL，包括那些采用加/减计数器的数字PLL，但本文这个更简单也更灵活。
此电路最早在30多年前用作时钟再生器，用于磁记录中自带时钟码(如曼彻斯特码或双相码)的数据分隔器。很快人们就明白了它有很多其它应用。该电路亦可以作为伺服控制器的基础，用于磁带驱动器的走带轮电机/转速计。LSI磁盘/磁带控制芯片同时包括了数据分隔器和走带轮伺服控制器，其优点是没有模拟电路，不需要调节。由于它很早以前就已用于批量的产品中，因此今天已没有专利问题，可以免费使用。
图1中的例子只使用了三只IC，可快速制作出原型电路，解释也很简单。74161计数器输出与预置输入端之间的连接，构成了一个实现查询表的基本ROM(表1)。16XREF应是一个方波，或至少不是一个窄脉冲，因为必须考虑在上升沿和下降沿以及设置时间出现的情况。INPUT脉冲必须足够长，以满足为7474 D触发器所挑选逻辑系列器件对时钟脉冲宽度的要求。

只看该作者 · 2012-6-29 15:36

在原型测试时，使INPUT大约为16XREF频率的1/16，当缓慢改变INPUT频率时，查看输出。使用一台能够精细调节INPUT的信号发生器，测量1/16 XREF源的略偏上和偏下处的锁定范围。抖动等于16XREF的时钟周期，但当INPUT变化为±20%或更多时，输出会保持锁定住INPUT。当频率互相接近时，可以临时断开计数器的Pin 9，观察输出滑过INPUT。重新连接Pin 9可证明锁定动作。当INPUT是16XREF的精确1/16时，输出为方波，当高于或低于中心频率时，输出会成为长方形。

只看该作者 · 2012-6-29 15:37

表1 最小计数器预置
运行时，计数器连续计数，但INPUT信号的每个上升沿都会在计数器产生一个预置脉冲。从表1的计数与预置值，可以推测出，每当计数器得到一个预置脉冲，计数就会更接近于7或8。如果它已经是7或8，则就会保持不变。伺服循环误差信号是在预置信号到达的时刻，计数器当前状态与7或8之间的差。这个简单例子使用了计数值，将用于预置的误差信号减半。

只看该作者 · 2012-6-29 15:37

如果INPUT信号是基准的精确1/16，但起始的相位差180°，则第一个预置脉冲可能在计数器为15时出现。于是，计数器预置为11，从这里恢复计数。在下一个预置脉冲时，计数器为10，预置到9。接下来的预置脉冲出现在计数为8时，并预置到8。然后会预置到7；当计数器为6下一个预置脉冲到来时，它再次预置为7，现在就同步了。预置脉冲恰于计数器的最高有效位从0变1时到来，这也是INPUT信号正在做的动作。

如果INPUT信号略慢于基准的1/16，则当计数器计到超过8时（如到12），预置脉冲到来。它将预置值设为10。但由于INPUT信号太慢，当下个预置脉冲到来时，计数器再次回到12。电路仍然锁定，但MSB会延长以适配于较慢的INPUT信号。对于快于1/16基准的INPUT信号，相同过程维持着锁定，但MSB信号的周期缩小，以维持锁定。

如果INPUT过慢，计数器超过了15并返回到0，或在预置发生以前就超出，则发生失锁情况。如果在下一个预置脉冲到来以前，计数器甚至不能计数到0，也很可能会失锁。电路可以锁定在16X基准的倍数或约数上。

1万 · 2012-7-17 19:01

收藏了谢谢希望以后会用到

1万 · 2012-7-17 19:02

PLL的概念

我们所说的PLL,其实就是锁相环路，简称为锁相环。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

目前锁相环主要有模拟锁相环，数字锁相环以及有**能力（微机控制的）锁相环。

PLL的组成

锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。

锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。

锁相环的工作原理

设外界输入的信号电压和压控振荡器输出的信号电压分别为：

式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为：

用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为：

式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

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数字PLL的概念

所谓数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。

数字锁相环的优点是电路最简单有效,可采用没有压控的晶振,降低了成本,提高了晶振的稳定性。但缺点是和模拟锁相环一样,一旦失去基准频率,输出频率立刻跳回振荡器本身的频率;另外还有一个缺点,就是当进行频率调整的时候，输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。

锁相环路已在模拟和数字通讯及无线电电子学的各个领域中得到广泛应用。随着大规模、超高速的数字集成电路的发展，为数字锁相环路的研究与应用提供了广阔空间。由于晶体振荡器和数字调整技术的**，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。