关于clock gating的问题

登录 · 发表于 2012-7-2 14:36

是数字电路试卷上的一个问题...没有学习过这方面所以一窍不通，望各路大侠指点

发表于 2012-7-2 14:48

真够强大的笔试

发表于 2012-7-2 15:16

没有人了解这一块么？？？

发表于 2012-7-2 15:25

发表于 2012-7-2 20:43

这种需要扎实的功底，没那实力。

发表于 2012-7-2 23:17

本帖最后由 lwq030736 于 2012-7-3 08:51 编辑

第一题

1.21路输入的比较器会因为各输入延迟不一样，在一段很短的时间内产生多种输出状态，所以不能用来做下一级的时钟
原来是同步清0.。看错了
第二题不知道是什么
第三题加一个二选一选择器，比较器的输出作为选择使能端，选择器的输出端接到register的输入端，同时又作为选择器的一个输入。这样在比较器的输出为1时，输出新的值。为0时保持原来的值。就可以实现1Hz enable作为时钟时的功能。二选一就是两个与门加一个非门和或门构成的。
第四题也不知道问什么

发表于 2012-7-4 11:49

这显然是学校里面的试题，考查对基本数字电路系统的分析能力的，前三道题穿在一起可以当成门控时钟的一个典型案例来分析。

发表于 2012-7-4 13:41

这显然是学校里面的试题，考查对基本数字电路系统的分析能力的，前三道题穿在一起可以当成门控时钟的一个典型案例来分析。
atua 发表于 2012-7-4 11:49

兄弟，最近来少了啊。

发表于 2012-7-4 14:10

不是设计门电路吗？

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