verilog语言实现crc16的串行和并行算法

只看该作者 · 2012-7-3 15:35

如何用verilog语言实现crc16的串行和并行算法————并行输入是8位的数据

1万 · 2012-7-3 16:07

并行代码见下楼。
串行和并行类似支持，需要积攒8位后，然后CRC，然后在变成串行输出去。
以后别问代码了，没人能太多帮你的。

1万 · 2012-7-3 16:07

module code_crc(clk,reset,data,out);
input clk,reset;
input[7:0] data;
output[15:0] out;
reg[15:0] out;
//变量声明
reg[16:0] s;
integer i;

always@(posedge clk)
begin
if(!reset)
  begin
s=17'b0;
out=16'b0;
  end
else
  begin
s={data[7:0],9'b0};
begin
for(i=7;i>0;i=i-1)
begin
if(s[16]==0)             //若第一位为0，左移一位；
   s=s<<1;
  else begin
s=s^17'b11000000000000101;/*若第一位为1，则与生成多项式进行异或操作；*/
  s=s<<1;       //左移一位；
   end
end
out=s[15:0];             //s的后16位即为校验位；
end
  end
end
endmodule

只看该作者 · 2012-7-3 19:40

串行的我直接用硬件DFF+XOR方式做

1万 · 2012-7-3 23:46

:lol

只看该作者 · 2012-7-4 10:45

那CCITT-CRC16的反转。要怎样做啊？

只看该作者 · 2012-7-4 10:48

对了，for循环能综合吗？

只看该作者 · 2012-7-4 11:03

那CCITT-CRC16的反转。要怎样做啊？（不用for循环）

只看该作者 · 2012-7-4 11:27

翻转就用反相器

只看该作者 · 2012-7-4 11:28

ROCESS(crc16clk,crc16reset,crc16data)
begin
if crc16reset='0' then
crc16modout<="1111111111111111";
elsif rising_edge(crc16clk) then
crc16modout(0)<=crc16modout(15) xor crc16data;
crc16modout(1)<=crc16modout(0);
crc16modout(2)<=crc16modout(1);
crc16modout(3)<=crc16modout(2);
crc16modout(4)<=crc16modout(3);
crc16modout(5)<=crc16modout(4) xor crc16modout(15) xor crc16data;
crc16modout(6)<=crc16modout(5);
crc16modout(7)<=crc16modout(6);
crc16modout(8)<=crc16modout(7);
crc16modout(9)<=crc16modout(8);
crc16modout(10)<=crc16modout(9);
crc16modout(11)<=crc16modout(10);
crc16modout(12)<=crc16modout(11) xor crc16modout(15) xor crc16data;
crc16modout(13)<=crc16modout(12);
crc16modout(14)<=crc16modout(13);
crc16modout(15)<=crc16modout(14);
end if;
end process;

1万 · 2012-7-4 14:03

对了，for循环能综合吗？
yuhaijian112 发表于 2012-7-4 10:48

不能啊。

1万 · 2012-7-4 14:04

ROCESS(crc16clk,crc16reset,crc16data)
      begin
            if crc16reset='0' then
                     crc16modout
mr.king 发表于 2012-7-4 11:28

谢谢分享。兄弟

只看该作者 · 2012-7-4 14:40

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// THIS SOURCE FILE IS PROVIDED "AS IS" AND WITHOUT ANY EXPRESS
// OR IMPLIED WARRANTIES, INCLUDING, WITHOUT LIMITATION, THE IMPLIED
// WARRANTIES OF MERCHANTIBILITY AND FITNESS FOR A PARTICULAR PURPOSE.
//
// Purpose : synthesizable CRC function
// * polynomial: (0 5 12 16)
// * data width: 8
//
// Info : tools@easics.be
//       http://www.easics.com
////////////////////////////////////////////////////////////////////////////////
module CRC16_D8;

  // polynomial: (0 5 12 16)
  // data width: 8
  // convention: the first serial bit is D[7]
  function [15:0] nextCRC16_D8;

input [7:0] Data;
input [15:0] crc;
reg [7:0] d;
reg [15:0] c;
reg [15:0] newcrc;
  begin
d = Data;
c = crc;

newcrc[0] = d[4] ^ d[0] ^ c[8] ^ c[12];
newcrc[1] = d[5] ^ d[1] ^ c[9] ^ c[13];
newcrc[2] = d[6] ^ d[2] ^ c[10] ^ c[14];
newcrc[3] = d[7] ^ d[3] ^ c[11] ^ c[15];
newcrc[4] = d[4] ^ c[12];
newcrc[5] = d[5] ^ d[4] ^ d[0] ^ c[8] ^ c[12] ^ c[13];
newcrc[6] = d[6] ^ d[5] ^ d[1] ^ c[9] ^ c[13] ^ c[14];
newcrc[7] = d[7] ^ d[6] ^ d[2] ^ c[10] ^ c[14] ^ c[15];
newcrc[8] = d[7] ^ d[3] ^ c[0] ^ c[11] ^ c[15];
newcrc[9] = d[4] ^ c[1] ^ c[12];
newcrc[10] = d[5] ^ c[2] ^ c[13];
newcrc[11] = d[6] ^ c[3] ^ c[14];
newcrc[12] = d[7] ^ d[4] ^ d[0] ^ c[4] ^ c[8] ^ c[12] ^ c[15];
newcrc[13] = d[5] ^ d[1] ^ c[5] ^ c[9] ^ c[13];
newcrc[14] = d[6] ^ d[2] ^ c[6] ^ c[10] ^ c[14];
newcrc[15] = d[7] ^ d[3] ^ c[7] ^ c[11] ^ c[15];
nextCRC16_D8 = newcrc;
  end
  endfunction
endmodule

我想问一下这段程序中的公式（newcrc[0] = d[4] ^ d[0] ^ c[8] ^ c[12]; newcrc[1] = d[5] ^ d[1] ^ c[9] ^ c[13];。。。。。。）是怎样推出来的？