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[Quartus] TimeQuest静态时序分析

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gaochy1126 发表于 2026-6-29 21:06 | 显示全部楼层 |阅读模式
静态时序分析, timequest, AC

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wengh2016 发表于 2026-6-29 21:35 来自手机 | 显示全部楼层
非常感谢楼主分享                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:14
robincotton 发表于 2026-6-29 21:35 来自手机 | 显示全部楼层
内容还是非常丰富的                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:15
ulystronglll 发表于 2026-6-29 21:36 来自手机 | 显示全部楼层
资料很实用，谢谢楼主！                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:15
sheflynn 发表于 2026-6-29 21:36 来自手机 | 显示全部楼层
感谢分享，提供的例程很实用                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:15
xiaoyaodz 发表于 2026-6-29 21:37 来自手机 | 显示全部楼层
具有一定的参考价值,需要的朋友可以参考一下。
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gaochy1126
赞一个  发表于 2026-6-29 22:15
deliahouse887 发表于 2026-6-29 21:37 来自手机 | 显示全部楼层
谢谢lz分享，很有用                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:15
i1mcu 发表于 2026-6-29 21:38 来自手机 | 显示全部楼层
正准备学习的朋友推荐下载。                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:15
hellosdc 发表于 2026-6-29 21:38 来自手机 | 显示全部楼层
感谢分享，提供的例程很实用                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:15
usysm 发表于 2026-6-29 21:39 来自手机 | 显示全部楼层
正准备学习的朋友推荐下载。                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:15
mickit 发表于 2026-6-29 21:39 来自手机 | 显示全部楼层
这些资料太全了！！！                 
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gaochy1126
赞一个  发表于 2026-6-29 22:16
phoenixwhite 发表于 2026-6-29 21:40 来自手机 | 显示全部楼层
资料很实用，谢谢楼主！                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:16
robertesth 发表于 2026-6-29 21:40 来自手机 | 显示全部楼层
资料的确是很全面                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:16
houjiakai 发表于 2026-6-29 21:41 来自手机 | 显示全部楼层
谢谢你共享的资料                                 
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gaochy1126
赞一个  发表于 2026-6-29 22:16
 楼主| gaochy1126 发表于 2026-6-29 22:28 | 显示全部楼层
TimeQuest 是 Quartus 自带的静态时序分析工具（Static Timing Analysis, STA），核心作用：
不跑仿真，纯数学计算电路所有路径延时；
检查时序是否满足：建立时间 Setup、保持时间 Hold、最大频率 Fmax、输入输出延时、跨时钟域；
输出时序报告，定位违规路径（Setup Violation / Hold Violation）；
辅助约束编写、优化综合布局布线。
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 楼主| gaochy1126 发表于 2026-6-29 22:28 | 显示全部楼层
外部芯片数据比时钟晚多久到达 FPGA 输入引脚               
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 楼主| gaochy1126 发表于 2026-6-29 22:28 | 显示全部楼层
常见 Hold 违规原因
组合逻辑延时太短（直通短路径）；
时钟树 Skew 过大；
分频低速路径未做多周期约束。
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 楼主| gaochy1126 发表于 2026-6-29 22:28 | 显示全部楼层
读写两个异步时钟，不能做时序检查，必须加伪路径  
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 楼主| gaochy1126 发表于 2026-6-29 22:28 | 显示全部楼层
只综合不布局布线，STA 延时完全不准，无参考意义      
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 楼主| gaochy1126 发表于 2026-6-29 22:29 | 显示全部楼层
未写时钟约束时，TimeQuest 默认按虚拟时钟计算，时序报告无效
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