ACTEL FPGA 混合仿真求助

发表于 2012-7-5 10:27

以前的可综合模块用VHDL写的，仿真测试文件是用Verilog写的
源码级仿真提示实例失败

# Loading presynth.testbench
# Loading presynth.MX25L6445E
# ACTEL version supports only a single HDL
# ** Fatal: (vsim-3039) I:/Work/FPGA/work/250/FPGA210_V1/stimulus/testbench.v(186): Instantiation of 'TOP_FLASH' failed.
# Time: 0 ps Iteration: 0 Instance: /testbench File: I:/Work/FPGA/work/250/FPGA210_V1/stimulus/testbench.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./run.do PAUSED at line 24

怎么解决！求助！

发表于 2012-7-5 12:08

actel
混合仿真
估计会的人都比较少

发表于 2012-7-6 21:47

没用过，帮顶

发表于 2012-7-9 10:02

顶啊，有没有高手在啊

发表于 2012-7-9 21:45

发表于 2012-7-25 16:13

之前都没听说过，几天不逛论坛，OUT了

发表于 2013-12-9 16:54

我之前遇到这种问题的时候，是生成错的测试的V文件，结果没有V文件里没有那个例化你需要测试的那个模块~

ACTEL FPGA 混合仿真求助

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