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[FPGA] 基于 Arria 10 FPGA 的 DP1.4 高速接口开发板设计方案

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FPGA明德扬 发表于 2026-7-4 10:20 | 显示全部楼层 |阅读模式
开发板, 方案, 高速接口, ,
一.开发板简介CP9152-21-6DP 为分体式设计，基于明德扬 CO5652 Arria10 GX 核心板 + BR5721 DP 扩展板组合搭建。核心板和扩展板之间使用高速板间连接器连接。
CO5652核心板采用Altera公司Arria-10 GX系列的10AX027H4F34I3SG作为主控制器，核心板采用4个0.5mm间距120Pin 镀金连接器与母板连接，核心板四个脚放置了4个3.5mm固定孔，此孔可以与底板通过螺丝紧固，确保了在强烈震动的环境下稳定运行。
核心板能够方便用户对核心板的二次开发利用。核心板使用Altera的Arria-10 GX芯片的解决方案，在FPGA 芯片上挂载了4片DDR4存储芯片，每片DDR4 容量高达4Gb（256Mb x 16） 字节，每片16bit 组成64bit 的数据位宽。1片1Gb 的QSPI FLASH 芯片用来静态存储FPGA 芯片的配置文件和其它用户数据。
BR5721底板与核心板采用4个120pin高速板间连接器对插，型号为PANASONIC公司AXK5A2137YG和AXK6A2337YG。扩展了一系列外围接口，其中包括4路DP发送接口、2路DP接收接口、1个SD卡接口、1组40针扩展接口、JTAG调试口以及若干按键、LED、板载GTX时钟等。
整个开发系统的结构示意图如下图1-1-1所示

图1-1-1 开发系统的结构示意图
通过以上示意图，我们可以看到，我们这个开发板开发平台所能含有的接口和功能，实物图如下：
二.CO5652核心板1.简介
这款Arria10 GX 核心板 的4个板对板连接器扩展出了255个IO，其中BANK2A、BANK2K、BANK2J、BANK3D的全部IO的电平可以通过更换核心板上的磁珠来修改，满足用户对+1.8V、+1.2V电平接口的需求，默认+1.8V；BANK2J的全部IO的电平也可以通过更换核心板上的磁珠来修改，满足用户对+3.0V、+2.5V、+1.8、+1.2V电平接口的需求，默认+3.0V；另外核心板也扩展出了16对高速收发器，最高可达17.4 Gbps。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，同一个BANK管脚到连接器接口之间走线做了等长和差分处理，对于二次开发来说，非常适合。
2.产品规格
DDR416Gb
QSPI FLASH1Gb
启动方式JTAG/QSPI FLASH/PS
用户RESET高电平复位
IO数量255个（全部BANK电平可调）
GTX接口数量4个BANK、TX/RX共16对
工作电压/最大电流5~12V/5A
核心板尺寸、工艺85*65mm、沉金工艺
与底板扣接高度3mm
工作温度-40°C~+100°C
表1-1-1 CO5652核心板规格
3.产品外观

图2-1-1 CO5652核心板正面照片
图2-1-1 CO5652核心板正面照片3.产品结构尺寸图
核心板结构尺寸图：65(mm)x85(mm)， PCB：14 层

CO5652核心板尺寸图
4.FPGA芯片
核心板使用的是Altera公司的Arria-10 GX芯片，芯片型号可选10AX027H4F34I3SG。速度等级为3，温度等级为工业级。此型号为FFG1152封装，1152个引脚，引脚间距为1.0mm。核心板FPGA芯片型号可根据用户需求灵活更改，兼容270K~1150K逻辑的F34(FFG1152)封装。Altera Arria-10 GX FPGA的芯片命名规则如下图3-1-1所示：


图3-1-1 Arria-10 FPGA命名规则图
Arria-10 GX 10AX027H4F34I3SG的主要参数表，如表2-1-1所示：
名称详细参数
Pin(I/O)1152
Logic Elements (LE) (K)270
ALM101,620
Register406,480
Memory M20K (Kb)15,000
DSP Block830
18 x 19 Multiplier1660
Transceiver124个, 17.4 Gbps
GPIO384
LVDS Pair168
速度等级(Speed Grade)-3 (Slow)
温度等级(Temperature Grade)I (工业级)
表2-1-1 Arria-10 GX 10AX027H4F34I3SG的主要参数表

4.DDR4 SDRAM
CO5652开发板上配有四片Micron Technology 的4 Gb的DDR4芯片,型号为EDY4016AABG-DR-F-D。每片DDR4 SDRAM数据位宽为16 bit，共组成64 bit的数据总线宽度。因为4片DDR4芯片连接到FPGA的BANK3B、BANK3C、BANK3D的接口上，DDR4 SDRAM的最高运行速度可达1200 MHz(数据速率2400 Mbps)。DDR4的具体配置如下表3-1-1所示。
位号芯片型号容量厂家
U3,U4,U5,U6EDY4016AABG-DR-F-D256Mb*16bitMicron Technology
表3-1-1 DDR3配置

核心板的DDR4的接口的设计示意图如下图3-1-1所示：


图3-1-1 核心板的DDR4的接口的设计示意图
核心板采用高速布线，DDR4 的硬件设计需要严格考虑信号完整性，开发板的电路及PCB 设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保DDR4 稳定工作。
核心板的4片DDR4实物如下图3-1-2所示：

图3-1-2 核心板的4片DDR4实物
核心板的4片DDR4管脚分配配置如下表3-1-1所示：
fpag管脚汇总表_CO5652-A10-027_MJL100%
DDR3信号名称FPGA 管脚名称FPGA 管脚位号
DDR4_A0IO_3B_43_AD4/LVDS3B_3N/DQ48AD4
DDR4_A1IO_3B_12_AH3/LVDS3B_18P/DQ53AH3
DDR4_A10IO_3B_39_AB5/LVDS3B_5N/DQ49AB5
DDR4_A11IO_3B_37_AC5/LVDS3B_6N/DQ49AC5
DDR4_A12IO_3B_19_AF3/PLL_3B_CLKOUT0N/LVDS3B_15N/DQ52AF3
DDR4_A13IO_3B_27_AE7/LVDS3B_11N/DQ51AE7
DDR4_A14_WE_BIO_3B_47_AB11/LVDS3B_1N/DQ48AB11
DDR4_A15_CAS_BIO_3B_28_AC8/PLL_3B_CLKOUT1P,PLL_3B_CLKOUT1,PLL_3B_FB1/LVDS3B_10P/DQS51AC8
DDR4_A16_RAS_BIO_3B_38_AB6/LVDS3B_5P/DQ49AB6
DDR4_A2IO_3B_41_AB7/LVDS3B_4N/DQSN49AB7
DDR4_A3IO_3B_20_AG5/LVDS3B_14P/DQS52AG5
DDR4_A4IO_3B_17_AE1/LVDS3B_16N/DQSN53AE1
DDR4_A5IO_3B_7_AH4/LVDS3B_21N/DQ54AH4
DDR4_A6IO_3B_9_AH2/LVDS3B_20N/DQSN54AH2
DDR4_A7IO_3B_18_AF4/PLL_3B_CLKOUT0P,PLL_3B_CLKOUT0,PLL_3B_FB0/LVDS3B_15P/DQ52AF4
DDR4_A8IO_3B_40_AB8/LVDS3B_4P/DQS49AB8
DDR4_A9IO_3B_21_AF5/LVDS3B_14N/DQSN52AF5
DDR4_ACT_BIO_3B_14_AG6/LVDS3B_17P/DQ53AG6
DDR4_ALERT_BIO_3B_15_AF6/LVDS3B_17N/DQ53AF6
DDR4_BA0IO_3B_42_AE4/LVDS3B_3P/DQ48AE4
DDR4_BA1IO_3B_5_AK3/LVDS3B_22N/DQSN55AK3
DDR4_BG0IO_3B_29_AD9/PLL_3B_CLKOUT1N/LVDS3B_10N/DQSN51AD9
DDR4_CK_CIO_3B_33_AD6/LVDS3B_8N/DQSN50AD6
DDR4_CK_TIO_3B_32_AD5/LVDS3B_8P/DQS50AD5
DDR4_CKEIO_3B_46_AB10/LVDS3B_1P/DQ48AB10
DDR4_CS_BIO_3B_4_AK4/LVDS3B_22P/DQS55AK4
DDR4_DM0IO_3A_24_AJ9/CLK_3A_1P/LVDS3A_12P/DQ59AJ9
DDR4_DM1IO_3A_10_AP5/LVDS3A_19P/DQ62AP5
DDR4_DM2IO_3A_21_AK6/LVDS3A_14N/DQSN60AK6
DDR4_DM3IO_3A_37_AE11/LVDS3A_6N/DQ57AE11
DDR4_DM4IO_3C_24_W1/CLK_3C_1P/LVDS3C_12P/DQ43W1
DDR4_DM5IO_3C_12_AA5/LVDS3C_18P/DQ45AA5
DDR4_DM6IO_3C_21_Y9/LVDS3C_14N/DQSN44Y9
DDR4_DM7IO_3C_37_V4/LVDS3C_6N/DQ41V4
DDR4_DQ0IO_3A_2_AL9/LVDS3A_23P/DQ63AL9
DDR4_DQ1IO_3A_8_AP7/LVDS3A_20P/DQS62AP7
DDR4_DQ10IO_3A_14_AM6/LVDS3A_17P/DQ61AM6
DDR4_DQ11IO_3A_20_AL6/LVDS3A_14P/DQS60AL6
DDR4_DQ12IO_3A_12_AP4/LVDS3A_18P/DQ61AP4
DDR4_DQ13IO_3A_15_AM5/LVDS3A_17N/DQ61AM5
DDR4_DQ14IO_3A_13_AN4/LVDS3A_18N/DQ61AN4
DDR4_DQ15IO_3A_19_AL3/PLL_3A_CLKOUT0N/LVDS3A_15N/DQ60AL3
DDR4_DQ16IO_3A_27_AJ6/LVDS3A_11N/DQ59AJ6
DDR4_DQ17IO_3A_30_AK7/LVDS3A_9P/DQ58AK7
DDR4_DQ18IO_3A_29_AH5/PLL_3A_CLKOUT1N/LVDS3A_10N/DQSN59AH5
DDR4_DQ19IO_3A_34_AH8/LVDS3A_7P/DQ58AH8
DDR4_DQ2IO_3A_0_AN7/LVDS3A_24P/DQ63AN7
DDR4_DQ20IO_3A_28_AJ5/PLL_3A_CLKOUT1P,PLL_3A_CLKOUT1,PLL_3A_FB1/LVDS3A_10P/DQS59AJ5
DDR4_DQ21IO_3A_31_AK8/LVDS3A_9N/DQ58AK8
DDR4_DQ22IO_3A_35_AG8/LVDS3A_7N/DQ58AG8
DDR4_DQ23IO_3A_36_AE12/LVDS3A_6P/DQ57AE12
DDR4_DQ24IO_3A_38_AF11/LVDS3A_5P/DQ57AF11
DDR4_DQ25IO_3A_45_AE8/LVDS3A_2N/DQSN56AE8
DDR4_DQ26IO_3A_47_AE9/LVDS3A_1N/DQ56AE9
DDR4_DQ27IO_3A_43_AH9/LVDS3A_3N/DQ56AH9
DDR4_DQ28IO_3A_39_AG11/LVDS3A_5N/DQ57AG11
DDR4_DQ29IO_3A_44_AF8/LVDS3A_2P/DQS56AF8
DDR4_DQ3IO_3A_9_AP6/LVDS3A_20N/DQSN62AP6
DDR4_DQ30IO_3A_46_AF9/LVDS3A_1P/DQ56AF9
DDR4_DQ31IO_3A_42_AH10/LVDS3A_3P/DQ56AH10
DDR4_DQ32IO_3C_2_Y1/LVDS3C_23P/DQ47Y1
DDR4_DQ33IO_3C_11_Y4/LVDS3C_19N/DQ46Y4
DDR4_DQ34IO_3C_0_AB1/LVDS3C_24P/DQ47AB1
DDR4_DQ35IO_3C_6_AB2/LVDS3C_21P/DQ46AB2
DDR4_DQ36IO_3C_3_Y2/LVDS3C_23N/DQ47Y2
DDR4_DQ37IO_3C_7_AB3/LVDS3C_21N/DQ46AB3
DDR4_DQ38IO_3C_1_AA1/LVDS3C_24N/DQ47AA1
DDR4_DQ39IO_3C_10_Y3/LVDS3C_19P/DQ46Y3
DDR4_DQ4IO_3A_3_AL8/LVDS3A_23N/DQ63AL8
DDR4_DQ40IO_3C_15_AA9/LVDS3C_17N/DQ45AA9
DDR4_DQ41IO_3C_18_W4/PLL_3C_CLKOUT0P,PLL_3C_CLKOUT0,PLL_3C_FB0/LVDS3C_15P/DQ44W4
DDR4_DQ42IO_3C_14_AA8/LVDS3C_17P/DQ45AA8
DDR4_DQ43IO_3C_17_W7/LVDS3C_16N/DQSN45W7
DDR4_DQ44IO_3C_16_W6/LVDS3C_16P/DQS45W6
DDR4_DQ45IO_3C_19_W5/PLL_3C_CLKOUT0N/LVDS3C_15N/DQ44W5
DDR4_DQ46IO_3C_13_AA6/LVDS3C_18N/DQ45AA6
DDR4_DQ47IO_3C_20_Y8/LVDS3C_14P/DQS44Y8
DDR4_DQ48IO_3C_30_U3/LVDS3C_9P/DQ42U3
DDR4_DQ49IO_3C_33_P1/LVDS3C_8N/DQSN42P1
DDR4_DQ5IO_3A_7_AM8/LVDS3A_21N/DQ62AM8
DDR4_DQ50IO_3C_27_U2/LVDS3C_11N/DQ43U2
DDR4_DQ51IO_3C_35_R2/LVDS3C_7N/DQ42R2
DDR4_DQ52IO_3C_32_R1/LVDS3C_8P/DQS42R1
DDR4_DQ53IO_3C_34_P2/LVDS3C_7P/DQ42P2
DDR4_DQ54IO_3C_31_V3/LVDS3C_9N/DQ42V3
DDR4_DQ55IO_3C_36_V5/LVDS3C_6P/DQ41V5
DDR4_DQ56IO_3C_44_P4/LVDS3C_2P/DQS40P4
DDR4_DQ57IO_3C_39_U5/LVDS3C_5N/DQ41U5
DDR4_DQ58IO_3C_45_P5/LVDS3C_2N/DQSN40P5
DDR4_DQ59IO_3C_38_U6/LVDS3C_5P/DQ41U6
DDR4_DQ6IO_3A_1_AM7/LVDS3A_24N/DQ63AM7
DDR4_DQ60IO_3C_43_R3/LVDS3C_3N/DQ40R3
DDR4_DQ61IO_3C_47_R4/LVDS3C_1N/DQ40R4
DDR4_DQ62IO_3C_42_T3/LVDS3C_3P/DQ40T3
DDR4_DQ63IO_3C_46_T4/LVDS3C_1P/DQ40T4
DDR4_DQ7IO_3A_6_AN8/LVDS3A_21P/DQ62AN8
DDR4_DQ8IO_3A_11_AN5/LVDS3A_19N/DQ62AN5
DDR4_DQ9IO_3A_18_AM3/PLL_3A_CLKOUT0P,PLL_3A_CLKOUT0,PLL_3A_FB0/LVDS3A_15P/DQ60AM3
DDR4_DQS0_CIO_3A_5_AN9/LVDS3A_22N/DQSN63AN9
DDR4_DQS0_TIO_3A_4_AP9/LVDS3A_22P/DQS63AP9
DDR4_DQS1_CIO_3A_17_AM2/LVDS3A_16N/DQSN61AM2
DDR4_DQS1_TIO_3A_16_AM1/LVDS3A_16P/DQS61AM1
DDR4_DQS2_CIO_3A_33_AG7/LVDS3A_8N/DQSN58AG7
DDR4_DQS2_TIO_3A_32_AH7/LVDS3A_8P/DQS58AH7
DDR4_DQS3_CIO_3A_41_AF10/LVDS3A_4N/DQSN57AF10
DDR4_DQS3_TIO_3A_40_AG10/LVDS3A_4P/DQS57AG10
DDR4_DQS4_CIO_3C_5_AC2/LVDS3C_22N/DQSN47AC2
DDR4_DQS4_TIO_3C_4_AC3/LVDS3C_22P/DQS47AC3
DDR4_DQS5_CIO_3C_9_AA4/LVDS3C_20N/DQSN46AA4
DDR4_DQS5_TIO_3C_8_AA3/LVDS3C_20P/DQS46AA3
DDR4_DQS6_CIO_3C_29_T1/PLL_3C_CLKOUT1N/LVDS3C_10N/DQSN43T1
DDR4_DQS6_TIO_3C_28_U1/PLL_3C_CLKOUT1P,PLL_3C_CLKOUT1,PLL_3C_FB1/LVDS3C_10P/DQS43U1
DDR4_DQS7_CIO_3C_41_T6/LVDS3C_4N/DQSN41T6
DDR4_DQS7_TIO_3C_40_T5/LVDS3C_4P/DQS41T5
DDR4_ODTIO_3B_10_AG1/LVDS3B_19P/DQ54AG1
DDR4_PARIO_3B_30_AC9/LVDS3B_9P/DQ50AC9
DDR4_RESET_BIO_3B_8_AJ1/LVDS3B_20P/DQS54AJ1
DDR4_TENIO_3B_16_AF1/LVDS3B_16P/DQS53AF1
表3-1-2DDR4管脚分配配置
5.FPGA BANK接口电平选择
核心板上对外的BANK分别为BANK2A/2J/2K/3D, 这些BANK的IO均支持1.8V/1.2V两种电平可调，默认电平为1.8V。BANK2L, 这些BANK的IO均支持3.0V/2.5V/1.8V/1.2V四种电平可调，默认电平为3.0V。如果需要更换电平，只需要更换对应位置磁珠即可实现调整,核心板BANK电平调节磁珠位置，如下表4-1-1所示:
FPGA BANK+3.0V+2.5V+1.8V+1.2V
BANK2AL10L11
BANK2JL12L9
BANK2KL13L14
BANK3DL15L16
BANK2LL5L6L7L8
表4-1-1 BANK电平调节磁珠位号
6.QSPI Flash
开发板配有一片1Gb大小的Quad-SPI Flash芯片，型号为MT25QU01GBBB8E12-0SIT，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中，它可以存储FPGA的配置Bin文件以及其它的用户数据文件。如表4-1-1所示：
Part NumberOrgTemperatureMaxClock (MHz)Package
MT25QU01GBBB8E12-0SIT1Gbit-40℃to +85℃108TBGA24
表5-1-1QSPI Flash非意失挺特性
开发板的QSPI的设计示意图如下图5-1-1所示：


图4-1-1 开发板的QSPI的设计示意图
核心板的QSPI Flash实物如下图4-1-2所示：


图4-1-2 开发板的QSPI Flash的设计示意图
QSPI Flash管脚分配配置表如表5-2-1所示:
fpag管脚汇总表_CO5652-A10-027_MJL100%
QSPI Flash 信号名称FPGA 管脚名FPGA 管脚位号
FPGA_DCLKDCLKAJ10
FPGA_nCSONCSO0AN10
FPGA_AS_DATA0AS_DATA0,ASDOAJ11
FPGA_AS_DATA1AS_DATA1AK12
FPGA_AS_DATA2AS_DATA2AK11
FPGA_AS_DATA3AS_DATA3AF15
表5-1-2 QSPI Flash管脚配置表
7.核心板时钟
CO5652核心板为了准确适配不同用途的时钟频率，板载多个时钟源。其中包括100MHz的系统时钟源510KBA100M000BAG CMOS晶振，125MHz的Transceiver差分时钟源SiT9102晶振, 200 MHz的DDR4的外部差分时钟源SiT9121AI晶振。SiT9121AI是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。最后，板卡还配有100MHz的初始化时钟源510KBA100M000BAG CMOS晶振，连接CLKUSR 引脚，用于高速收发器的初始化处理。
8.FPGA 系统时钟源
板上提供了一个单端100 MHz 的FPGA 系统时钟源，晶振输出连接到FPGA BANK3D 的全局时钟，这个全局时钟可以用来驱动FPGA 内的用户逻辑电路。
该时钟源的原理图如下图5-1-1所示:


图5-1-1时钟源的原理图
系统时钟引脚分配如下表6-1-1所示：
fpag管脚汇总表_CO5652-A10-027_MJL100%
信号名称FPGA 管脚位号
SYS_clkK6
表6-1-1 系统时钟引脚分配
9.Transceiver时钟
核心板上为Transceiver收发器提供了125MHz的参考时钟。参考时钟连接到BANKGXBL1E。该时钟源的原理图如下图6-1-1所示：

图6-1-1 Transceiver时钟源原理图
BANKGXBL1E时钟源FPGA引脚配置如下表6-2-2所示：
fpag管脚汇总表_CO5652-A10-027_MJL100%
信号名称FPGA管脚位号
REFCLK_GXBL1E_CHTP_1E_T28T28
REFCLK_GXBL1E_CHTN_1E_T27T27
表6-2-2 BANKGXBL1E时钟源FPGA引脚配置
10.DDR4外部时钟
板上提供了一个200 MHz的DDR4的外部差分时钟源，型号为SiT9121AI晶振。SiT9121AI是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。
该时钟源的原理图如下图7-1-1所示:

图7-1-1 DDR4外部时钟时钟源原理图
DDR4时钟源FPGA引脚配置如下表6-3-1所示：
fpag管脚汇总表_CO5652-A10-027_MJL100%
信号名称FPGA管脚位号
IO_3B_22_AE2/CLK_3B_0P/LVDS3B_13PAE2
IO_3B_23_AE3/CLK_3B_0N/LVDS3B_13NAE3
表6-3-1 DDR4时钟源FPGA引脚配置
11.初始化时钟
核心板上还配有100MHz的初始化时钟源,型号为510KBA100M000BAG，输出电平为 CMOS，连接CLKUSR 引脚。该时钟是在高速收发器上电初始化时，提供驱动时钟；初始化后用户也可以使用该时钟，给FPGA逻辑侧其他地方提供时钟源；
该时钟源的原理图如下图8-1-1所示:


图8-1-1 DDR4外部时钟时钟源原理图
初始化时钟源FPGA引脚配置如下表6-4-1所示：
fpag管脚汇总表_CO5652-A10-027_MJL100%
信号名称FPGA 管脚位号
A10_CVP_100MAK16
表6-4-1 初始化时钟源FPGA引脚配置
12.JTAG调试口
CO5652核心板板载了一个6PIN的贴片JTAG下载调试接口，方便用户单独调试FPGA。
核心板的JTAG接口连接示意如下图9-1-1所示：




图9-1-1核心板的JTAG接口连接示意图
12.系统复位
CO5652核心板支持上电复位，复位整个芯片，同时配合按键也为系统提供全局复位信号。
通过按键U1实现全局复位，高电平复位。该管脚接在了BANK 3B的AJ4管脚上，如图10-1-1所示


图10-1-1系统复位连接示意图13.LED灯
核心板上有5个红色LED灯，其中1个是DDR4参考电源指示灯（D3），当DDR4参考电源供电正常后，LED指示灯会亮起。1个是电源指示灯（D5），上电成功电源指示灯会亮起。1个是FPGA加载指示灯（D6），当FPGA成功加载后，灯会亮。另外还有2个信号指示灯（D1、D2），与FPGA IO管脚直接相连，可给用户使用，高电平灯亮。
LED灯硬件连接的示意图如下图10-1-1、图10-1-2所示：


图10-1-1 LED灯硬件连接的示意图（1）




图10-1-2 LED灯硬件连接的示意图（2）14.核心板电源
核心板集成电源管理，+5~+12V电源输入通过ADI 电源芯片LTM4628 分别产生0.9V和0.95V的两路电源，其中一路为FPGA的核心提供稳定的电源，另一路为Transceiver GXB的VCCRT提供稳定的电源，LTM4628输出电流高达8A，满足FPGA电流需求。+5—+12V电源输入通过ADI 电源芯片LTM4622分别产生+1.2V、+1.8V、+2.5V、+3.0V电压，单片LTM4622有两路电源输出，所以需要2片LTM4622。LTM4622为FPGA其他电源、DRR4、晶振、FLASH等供电。+5V电压经过BL1117转换为3.3V直流，为3.3V晶振提供电压。另外电源上电顺序按官方时序要求进行了控制。
核心板供电架构如下图11-1-1所示：


图11-1-1 核心板供电架构示意图
电源分配如下表9-1-1所示：
电源供电区域
+0.9VFPGA INT内核电压、VCCRAM
+0.95VCCRT、VCCRT GXB
ADJ_VCCIOFPGA BANK电压可调
+1.8VFPGA BANK电压、VCCPT、QSPI、晶振等
+1.2VDDR4、FPGA BANK电压
+2.5VDDR4、FPGA BANK电压
+3.0VFPGA BANK电压
+3.3V晶振
DDR_VTT0.6V
表9-1-1 核心板供电架构
15.核心板启动方式
核心板支持三种启动模式，分别是JTAG、AS、PS。默认为AS启动。
  • JTAG模式：用户可从底板JTAG接口加载，也可从核心板JTAG测试点引线进行代码加载；
  • AS模式（主动加载）：FPGA从板上的QSPI FLASH里读取代码，进行加载；
  • PS模式（被动加载）：FPGA的PS接口引到底板，用户可用过其他主控设备对FPGA进行代码加载；
16连接器管脚定义
核心板一共扩展出4个高速扩展口，使用4个120Pin的板间连接器（J1~J4）和底板连接，连接器使用松下的AXK5A2137YG，对应底板的连接器型号为AXK6A2337YG。其中J1连接JTAG和BANK2A,BANK2J的IO, J2连接BANK2A，BANK2L、BANK3A、BANK3B、BANK3C、BANK3D的IO，J3连接BANK2K和BANK2L的IO和+5V电源，J4连接GXB的收发器信号。
J1连接器的引脚分配如下表11-1-1所示：
fpag管脚汇总表_CO5652-A10-027_MJL100%
J1管脚信号名称FPGA引脚号J1管脚信号名称FPGA引脚号
1B2A_L21_PAD1961B2J_L12_PAL27
2B2A_L19_PAE1662B2J_L2_PAJ27
3B2A_L21_NAE1863B2J_L12_NAL26
4B2A_L19_NAE1764B2J_L2_NAH27
5B2A_L10_PAL1665B2J_L21_PAJ24
6B2A_L13_PAH1866B2J_L11_PAP25
7B2A_L10_NAM1667B2J_L21_NAK24
8B2A_L13_NAH1968B2J_L11_NAN25
9GND69GND
10GND70GND
11B2A_L16_PAJ1771B2J_L7_PAN27
12B2A_L15_PAG1772B2J_L14_PAL24
13B2A_L16_NAK1773B2J_L7_NAM27
14B2A_L15_NAH1774B2J_L14_NAL25
15B2A_L8_PAM1775B2J_L18_PAN20
16B2A_L20_PAG1676B2J_L8_PAP26
17B2A_L8_NAN1777B2J_L18_NAP20
18B2A_L20_NAF1678B2J_L8_NAP27
19GND79GND
20GND80GND
21B2A_L2_PAP1681B2J_L17_PAM23
22B2A_L7_PAM1882B2J_L9_PAK27
23B2A_L2_NAP1783B2J_L17_NAN23
24B2A_L7_NAN1884B2J_L9_NAK26
25B2A_L3_PAN1585B2J_L23_PAL23
26B2A_L12_PAM1586B2J_L16_PAM22
27B2A_L3_NAP1587B2J_L23_NAK23
28B2A_L12_NAL1588B2J_L16_NAN22
29GND89GND
30GND90GND
31B2A_L4_PAN1391B2J_L13_PAN24
32B2A_L14_PAJ1492B2J_L6_PAC24
33B2A_L4_NAM1393B2J_L13_NAP24
34B2A_L14_NAH1494B2J_L6_NAD24
35B2A_L6_PAN1495B2J_L24_PAJ22
36B2A_L9_PAL1496B2J_L10_PAM25
37B2A_L6_NAP1497B2J_L24_NAK22
38B2A_L9_NAK1498B2J_L10_NAM26
39GND99GND
40GND100GND
41B2A_L1_PAL13101B2J_L3_PAJ26
42B2A_L17_PAJ15102B2J_L1_PAE24
43B2A_L1_NAK13103B2J_L3_NAH26
44B2A_L17_NAH15104B2J_L1_NAD25
45B2A_L5_PAN12105B2J_L22_PAH23
46106B2J_L20_PAF23
47B2A_L5_NAP12107B2J_L22_NAH24
48108B2J_L20_NAG23
49GND109GND
50GND110GND
51B2J_L4_PAG25111
52B2J_L5_PAJ25112A10_JTAG_TCKAH12
53B2J_L4_NAF25113
54B2J_L5_NAH25114A10_JTAG_TMSAL10
55B2J_L15_PAP21115
56B2J_L19_PAF24116A10_JTAG_TDOAJ12
57B2J_L15_NAP22117
58B2J_L19_NAE23118A10_JTAG_TDIAH13
59GND119GND
60GND120GND
表11-1-1 J1连接器的引脚分配

J2连接器的引脚分配如下表11-1-2所示：
J2管脚信号名称FPGA引脚号J2管脚信号名称FPGA引脚号
1B2L_3L1861
262
3B2L_2K1863
464
5B2L_1M1865
6B3D_L1_PT966
7B2L_0M1767
8B3D_L1_NR968
9GND69GND
10GND70GND
1171B3D_L3_PV7
12B3D_L24_PM172B3D_L23_PK1
1373B3D_L3_NU7
14B3D_L24_NL174B3D_L23_NK2
1575B3D_L21_PL3
1676B3D_L22_PJ1
1777B3D_L21_NK3
1878B3D_L22_NJ2
19GND79GND
20GND80GND
21B3D_L2_PU881B3D_L20_PN2
22B3D_L6_PW1082B3D_L19_PM2
23B3D_L2_NT883B3D_L20_NN3
24B3D_L6_NW984B3D_L19_NM3
25B3D_L10_PN885B3D_L8_PN7
26B3D_L5_PV986B3D_L18_PL4
27B3D_L10_NM887B3D_L8_NP7
28B3D_L5_NV888B3D_L18_NK4
29GND89GND
30GND90GND
3191B3B_L2_PAD2
3292B3C_L13_PY6
3393B3B_L2_NAD1
3494B3C_L13_NY7
3595B3D_L12_PR6
3696
3797B3D_L12_NP6
3898
39GND99GND
40GND100GND
41B3D_L16_PJ4101B3B_L7_PAD7
42B3D_L4_PU10102B3B_L24_PAL1
43B3D_L16_NJ5103B3B_L7_NAC7
44B3D_L4_NT10104B3B_L24_NAK1
45B3D_L14_PM6105B3B_L12_PAD10
46B3D_L15_PM5106B3B_L23_PAK2
47B3D_L14_NM7107B3B_L12_NAD11
48B3D_L15_NL5108B3B_L23_NAJ2
49GND109GND
50GND110GND
51B3D_L17_PN4111B2A_L23_PAF18
52B3D_L9_PR8112B3A_L13_PAL5
53B3D_L17_NN5113B2A_L23_NAG18
54B3D_L9_NR7114B3A_L13_NAL4
55B3D_L7_PN9115B2A_L22_PAF19
56B3D_L11_PK7116B2A_L24_PAC17
57B3D_L7_NP9117B2A_L22_NAE19
58B3D_L11_NL8118B2A_L24_NAD17
59GND119GND
60GND120GND
表11-1-2 J2连接器的引脚分配

J3连接器的引脚分配如下表11-1-3所示：
J3管脚信号名称FPGA引脚号J3管脚信号名称FPGA引脚号
1B2K_L19_PK2361B2L_15H17
2B2K_L24_PM2462B2L_8K19
3B2K_L19_NK2263B2L_12J20
4B2K_L24_NL2464B2L_14J17
5B2K_L15_PH2465B2L_21G17
6B2K_L23_PK2466B2L_26G20
7B2K_L15_NH2367B2L_36C18
8B2K_L23_NJ2468B2L_30F19
9GND69GND
10GND70GND
11B2K_L17_PG2371B2L_20F18
12B2K_L2_PB2672B2L_37D17
13B2K_L17_NG2273B2L_31E19
14B2K_L2_NA2674B2L_45B20
15B2K_L13_PG2675B2L_47D19
16B2K_L20_PL2376B2L_39B18
17B2K_L13_NF2677B2L_46C19
18B2K_L20_NM2378B2L_38A18
19GND79GND
20GND80GND
21B2K_L8_PE2681B2L_40A19
22B2K_L3_PC2782B2L_43A21
23B2K_L8_ND2683B2L_41A20
24B2K_L3_NB2784B2L_44B21
25B2K_L12_PE2385B2L_28_PLL_1PE21
26B2K_L4_PC2486B2L_24_L1_PE17
27B2K_L12_NE2487B2L_29_PLL_1ND21
28B2K_L4_ND2488B2L_25_L1_NE18
29GND89GND
30GND90GND
31B2K_L22_PK2591B2L_22_L0_PJ19
32B2K_L18_PH2792B2L_18_PLL_0PG18
33B2K_L22_NJ2593B2L_23_L0_NH19
34B2K_L18_NG2794B2L_19_PLL_0NH18
35B2K_L14_PH2295B2L_42B22
36B2K_L7_PD2596B2L_33C22
37B2K_L14_NJ2297B2L_34C20
38B2K_L7_NC2598B2L_16G21
39GND99GND
40GND100GND
41B2K_L9_PE22101B2L_35D20
42B2K_L10_PE27102B2L_13H20
43B2K_L9_NF23103B2L_17F21
44B2K_L10_ND27104B2L_7J21
45B2K_L16_PH25105B2L_32D22
46B2K_L6_PA23106B2L_6K21
47B2K_L16_NG25107B2L_27F20
48B2K_L6_NA24108B2L_11M20
49GND109GND
50GND110GND
51B2K_L1_PB23111POWER
52B2K_L21_PJ27112POWER
53B2K_L1_NC23113POWER
54B2K_L21_NJ26114POWER
55B2K_L11_PF25115POWER
56B2K_L5_PB25116POWER
57B2K_L11_NF24117POWER
58B2K_L5_NA25118POWER
59GND119POWER
60GND120POWER
表11-1-3 J3连接器的引脚分配

J4连接器的引脚分配如下表11-1-4所示：
J4管脚信号名称FPGA引脚号J4管脚信号名称FPGA引脚号
1B1F_CLK1_PM2861B1D_CLK1_PY28
2B1F_RX0_PL3062B1D_TX1_PAG34
3B1F_CLK1_NM2763B1D_CLK1_NY27
4B1F_RX0_NL2964B1D_TX1_NAG33
5GND65GND
6GND66GND
7B1F_RX5_PC3067B1D_RX0_PAC30
8B1F_TX0_PE3468B1D_TX0_PAJ34
9B1F_RX5_NC2969B1D_RX0_NAC29
10B1F_TX0_NE3370B1D_TX0_NAJ33
11GND71GND
12GND72GND
13B1F_TX4_PD3273B1D_CLK0_PAB28
14B1F_RX4_PE3074B1D_RX4_PW30
15B1F_TX4_ND3175B1D_CLK0_NAB27
16B1F_RX4_NE2976B1D_RX4_NW29
17GND77GND
18GND78GND
19B1F_TX5_PB3279B1D_RX1_PAB32
20B1F_TX1_PC3480B1D_TX4_PAA34
21B1F_TX5_NB3181B1D_RX1_NAB31
22B1F_TX1_NC3382B1D_TX4_NAA33
23GND83GND
24GND84GND
25B1F_CLK0_PP2885B1D_RX5_PV32
26B1F_RX1_PK3286B1D_TX5_PW34
27B1F_CLK0_NP2787B1D_RX5_NV31
28B1F_RX1_NK3188B1D_TX5_NW33
29GND89GND
30GND90GND
31B1E_RX0_PU3091B1C_TX4_PAN34
32B1E_TX0_PU3492B1C_CLK1_PAD28
33B1E_RX0_NU2993B1C_TX4_NAN33
34B1E_TX0_NU3394B1C_CLK1_NAD27
35GND95GND
36GND96GND
37B1E_RX1_PT3297B1C_TX5_PAL34
38B1E_TX4_PJ3498B1C_RX1_PAJ30
39B1E_RX1_NT3199B1C_TX5_NAL33
40B1E_TX4_NJ33100B1C_RX1_NAJ29
41GND101GND
42GND102GND
43B1E_RX4_PN30103B1C_TX0_PAP32
44B1E_TX5_PG34104B1C_CLK0_PAF28
45B1E_RX4_NN29105B1C_TX0_NAP31
46B1E_TX5_NG33106B1C_CLK0_NAF27
47GND107GND
48GND108GND
49B1E_TX1_PR34109B1C_TX1_PAM32
50B1E_CLK0_PV28110B1C_RX4_PAE30
51B1E_TX1_NR33111B1C_TX1_NAM31
52B1E_CLK0_NV27112B1C_RX4_NAE29
53GND113GND
54GND114GND
55B1E_RX5_PM32115B1C_RX0_PAL30
56116B1C_RX5_PAD32
57B1E_RX5_NM31117B1C_RX0_NAL29
58118B1C_RX5_NAD31
59GND119GND
60GND120GND
表11-1-4 J4连接器的引脚分配
三.底板设计注意事项1.电源部分PCB设计
电源输入需要铺铜皮连接，打足够的过孔保证通电流能力，但电源电压较高，干扰较大，在保证通流的条件下不要让这个铜皮更大，以免干扰其他信号。GND管脚需要连接到地平面上，且一个地管脚需要打两个过孔，保证通流和充分连接。
2.千兆以太网
与RJ45端连接的信号需要保持等长，RGMII接口的TX部分与RX部分需要单独保持等长。
3.HDMI、DP等接口
HDMI接口信号需要走差分，且差分之间需保持等长控制，建议接口座子前加一片retimer芯片。
4.其他高速接口
依据接口规范控制。
5.LVDS信号
模组的BANK电平可以在+1.8V、+1.2V电平之间选择，默认为+1.8V电平。底板的LVDS信号走线需做差分/阻抗控制处理，并且差分之间保持等长。
6.GXB信号走线
GXB走线需要考虑的问题比较多，对于有疑问的用户可以联系客服接入技术支持。

四.DP接口底板1.产品简介
BR5721-6DP底板适配本公司相关核心板，型号为CO5652（详见CO5652用户手册）。通过核心板+底板的模式来设计组成完整的开发。底板与核心板采用4个120pin高速板间连接器对插，型号为PANASONIC公司的AXK5A2137YG和AXK6A2337YG。
BR5721底板为方便用户进行二次开发，扩展了一系列外围接口。其中包括4路DP发送接口、2路DP接收接口、1个SD卡接口、1组40针扩展接口、JTAG调试口以及若干按键、LED、板载GTX时钟等。
BR5721底板硬件框图如图1.1所示：


图1.1 MP5705底板硬件框图2.接口列表
名称说明数量
DP_TX可支持4K4
DP_RX可支持4K2
Micro SD Card—1
40PIN EXT IO18组差分IO1
JTAG—1
BUTTON—5
LED—8
3.产品外观
产品外观如图3.1所示：


图3.1 产品外观4.产品结构尺寸图
产品结构尺寸如图4.1所示：

图4.1 产品结构尺寸图5.DisplayPort接口5.1DP_TX接口
板上共4个DP_TX接口与J4相连，可实现4K分辨率图像传输，其中一路使用了SN65DP141RLJT驱动芯片。带驱动芯片的电路原理图如图5.1所示：


图5.1 带驱动芯片的DP_TX电路原理图
其它的DP_TX电路原理图如图5.2所示:


图5.2 无驱动芯片的DP_TX电路原理图
DP_TX接口的引脚配置如表5.1所示
信号名称连接器管脚对应FPGA管脚名称（CO5652）
DPTX1_0PJ4_103B1C_TX0_P
DPTX1_0NJ4_105B1C_TX0_N
DPTX1_1PJ4_109B1C_TX1_P
DPTX1_1NJ4_111B1C_TX1_N
DPTX1_2PJ4_91B1C_TX2_P
DPTX1_2NJ4_93B1C_TX2_N
DPTX1_3PJ4_97B1C_TX3_P
DPTX1_3NJ4_99B1C_TX3_N
DP_TX1_AUXPJ3_41B2K_L9_P
DP_TX1_AUXNJ3_43B2K_L9_N
DP_TX1_HPDJ3_104B2L_7
DPTX2_0PJ4_68B1C_TX4_P
DPTX2_0NJ4_70B1C_TX4_N
DPTX2_1PJ4_62B1C_TX5_P
DPTX2_1NJ4_64B1C_TX5_N
DPTX2_2PJ4_80B1D_TX0_P
DPTX2_2NJ4_82B1D_TX0_N
DPTX2_3NJ4_86B1D_TX1_P
DPTX2_3PJ4_88B1D_TX1_N
DP_TX2_AUXPJ3_45B2K_L16_P
DP_TX2_AUXNJ3_47B2K_L16_N
DP_TX2_HPDJ3_102B2L_13
DPTX3_0PJ4_32B1D_TX2_P
DPTX3_0NJ4_34B1D_TX2_N
DPTX3_1PJ4_49B1D_TX3_P
DPTX3_1NJ4_51B1D_TX3_N
DPTX3_2PJ4_38B1D_TX4_P
DPTX3_2NJ4_40B1D_TX4_N
DPTX3_3PJ4_44B1D_TX5_P
DPTX3_3NJ4_46B1D_TX5_N
DP_TX3_AUXPJ3_51B2K_L1_P
DP_TX3_AUXNJ3_53B2K_L1_N
DP_TX3_HPDJ3_98B2L_16
DPTX4_0PJ4_8B1E_TX0_P
DPTX4_0NJ4_10B1E_TX0_N
DPTX4_1PJ4_20B1E_TX1_P
DPTX4_1NJ4_22B1E_TX1_N
DPTX4_2PJ4_13B1E_TX2_P
DPTX4_2NJ4_15B1E_TX2_N
DPTX4_3PJ4_19B1E_TX3_P
DPTX4_3NJ4_21B1E_TX3_N
DP_TX4_AUXPJ3_55B2K_L11_P
DP_TX4_AUXNJ3_57B2K_L11_N
DP_TX4_HPDJ3_96
表5.1 DP_TX接口的引脚配置
5.2 DP_RX接口
板上共2个DP_RX接口与J4相连，可实现4K分辨率图像传输，其中一路使用了SN65DP141RLJT驱动芯片。DP_RX接口的电路原理图如图5.2所示：


图5.2DP_RX接口部分原理图
两路DP_RX接口与核心板之间通过J4相连，DP_RX接口的引脚配置表如表5.2所示：
信号名称连接器管脚对应FPGA管脚名称（CO5652）
DP_RX1_RX0PJ4_115B1C_RX0_P
DP_RX1_RX0NJ4_117B1C_RX0_N
DP_RX1_RX1PJ4_98B1C_RX1_P
DP_RX1_RX1NJ4_100B1C_RX1_N
DP_RX1_RX2PJ4_110B1C_RX2_P
DP_RX1_RX2NJ4_112B1C_RX2_N
DP_RX1_RX3PJ4_116B1C_RX3_P
DP_RX1_RX3NJ4_118B1C_RX3_N
DP_RX1_PWRJ1_3B2A_L21_N
DP_RX1_AUXPJ1_6B2A_L13_P
DP_RX1_AUXNJ1_8B2A_L13_N
DP_RX1_HPDJ3_108B2L_11
DPRX2_L0PJ4_67B1C_RX4_P
DPRX2_L0NJ4_69B1C_RX4_N
DPRX2_L1PJ4_79B1C_RX5_P
DPRX2_L1NJ4_81B1C_RX5_N
DPRX2_L2PJ4_74B1D_RX0_P
DPRX2_L2NJ4_76B1D_RX0_N
DPRX2_L3NJ4_85B1D_RX1_P
DPRX2_L3NJ4_87B1D_RX1_N
DP_RX2_PWRJ1_1B2A_L21_P
DP_RX2_AUXPJ1_2B2A_L19_P
DP_RX2_AUXNJ1_4B2A_L19_N
DP_RX2_HPDJ3_106B2L_6
表5.2 DP_RX接口引脚配置表
6.高速收发器时钟晶振
BR5721底板上为高速收发器提供了 135MHz 的参考时钟。参考时钟连接到BANK_1C、BANK_1E。该时钟源的原理图如下图6.1所示。


图6.1高速收发器时钟接口原理图
信号名称连接器管脚对应FPGA管脚名称（CO5652）
B1C_CLK0_NJ4_106B1C_CLK0_N
B1C_CLK0_PJ4_104B1C_CLK0_P
B1E_CLK0_NJ4_52B1E_CLK0_N
B1E_CLK0_PJ4_50B1E_CLK0_P
表2.3 高速收发器时钟引脚配置表
7.SD卡接口
板上包含了一个Micro型的SD卡接口，以提供用户访问SD卡存储器，可用于存储图片或者其他用户数据文件。SDIO信号与FPGA的 BANK3D的IO信号相连，因为该BANK的VCCIO是VCCIO_3D，默认是+1.8V。但SD卡的数据电平为3.3V，这里通过TXS02612RTWR电平转换器来连接。如图7.1所示


图7.1SD卡接口原理图
BR5721底板SD卡接口引脚配置表如表7.1所示：
信号名称连接器管脚对应FPGA管脚名称（CO5652）
SD_D0J2_72B3D_L23_P
SD_D1J2_74B3D_L23_N
SD_D2J2_76B3D_L22_P
SD_D3J2_78B3D_L22_N
SD_CLKJ2_82B3D_L19_P
SD_CMDJ2_84B3D_L19_N
表7.1 SD卡接口引脚配置表
8. 40针扩展口
底板预留了1个2.00mm标准间距的40针的扩展口CN1，用于连接本公司设计的各个模块或者用户自己设计的模块功能电路。40针扩展口CN1的电路原理图如图8.1所示：

图8.1 40针扩展口电路原理图
信号名称连接器管脚对应FPGA管脚名称（CO5652）
EXT_IO1J1_104B2J_L1_N
EXT_IO2J1_102B2J_L1_P
EXT_IO3J1_98B2J_L10_N
EXT_IO4J1_96B2J_L10_P
EXT_IO5J1_94B2J_L6_N
EXT_IO6J1_92B2J_L6_P
EXT_IO7J1_88B2J_L16_N
EXT_IO8J1_86B2J_L16_P
EXT_IO9J1_84B2J_L9_N
EXT_IO10J1_82B2J_L9_P
EXT_IO11J1_78B2J_L8_N
EXT_IO12J1_76B2J_L8_P
EXT_IO13J1_74B2J_L14_N
EXT_IO14J1_72B2J_L14_P
EXT_IO15J1_68B2J_L11_N
EXT_IO16J1_66B2J_L11_P
EXT_IO17J1_64B2J_L2_N
EXT_IO18J1_62B2J_L2_P
EXT_IO19J1_58B2J_L19_N
EXT_IO20J1_56B2J_L19_P
EXT_IO21J1_54B2J_L5_N
EXT_IO22J1_52B2J_L5_P
EXT_IO23J1_44B2A_L17_N
EXT_IO24J1_42B2A_L17_P
EXT_IO25J1_38B2A_L9_N
EXT_IO26J1_36B2A_L9_P
EXT_IO27J1_34B2A_L14_N
EXT_IO28J1_32B2A_L14_P
EXT_IO29J1_28B2A_L12_N
EXT_IO30J1_26B2A_L12_P
EXT_IO31J1_24B2A_L7_N
EXT_IO32J1_22B2A_L7_P
EXT_IO33J1_18B2A_L20_N
EXT_IO34J1_16B2A_L20_P
EXT_IO35J1_14B2A_L15_N
EXT_IO36J1_12B2A_L15_P
表8.1 SD卡接口引脚配置表
9.JTAG接口
BR5721底板上预留了一个JTAG接口，用于下载FPGA程序或者固化程序到FLASH。如图9.1所示

图9.1 JTAG接口电路原理图10.底板电源10.1供电接口
底板集成电源管理，支持12V输入。电源输入支持一种方式连接。为普通的DC-005(2.0)插座，如图10.1所示。


图10.1 DC-005(2.0)实物照片10.2电源电路
底板可提供两种电压的电源，分别是数字5V，数字3.3V。其中数字5.0V由silergy(矽力杰)公司的SY8105ADC产生。电路如图10.2所示：

图10.2 BR5721 12V转5V部分电源原理图
数字3.3V主要为DP驱动芯片和SD卡插槽，通过西安航天民芯公司生产的MT2492产生。电路如图10.3所示：


图10.3 BR5721 12V转3.3V部分电源原理图
如果这款成品无法匹配您开发需求，可以根据需求定制开发。

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