本帖最后由 MS电子工程师25 于 2026-9-4 11:07 编辑
一、HPC 项目现在最怕的不是算力不够，是排不上产能2026 年做 HPC / 超算芯片，约束条件相当具体：AI 相关芯片约占用台积电 N3 产能六成，2027 年预计攀升至 86%；2.5D 封装侧 CoWoS 虽在快速扩产（2026 年底月产能约 13–14 万片），供需仍偏紧、缺口预计到 2026 年底才收窄至一成左右；HBM4 刚进入量产（单模块容量升至 48GB、速率较 HBM3E 提升超 50%），2026 年逐步放量，产能爬坡仍需时间。 对继续走「单颗先进节点大SoC」路线的项目来说，这意味着量产计划同时押在三个都不确定的变量上：先进晶圆产能、先进封装产能、新一代存储的放量节奏。更麻烦的是下一代产品——接口全部长在主 Die 上，改一次封装方案就要重走一遍完整流程。 需要说明的是，Chiplet互联目前有三条路线，选择空间并不只有「上不上 2.5D」： | 路线 | | | | 私有 D2D 协议 | | | | 开放标准 UCIe | | | | 非标准 die 间连接 | | |
二、奎芯的解法：ML100 IO Die，用标准封装承接 HBM 级带宽奎芯科技（MSquare）的 ML100 走的是第二条路线，并且刻意选了标准封装——把内存接口与互联 SerDes 从主 Compute Die 剥离到 12nm 的独立 IO Die 上，以 UCIe D2D 连回主芯片。关键参数与特点： ● 单颗 IO Die 带宽匹配一颗 HBM3 颗粒，即 819.2GB/s；内部集成 16 个标准封装 UCIe module，最大单向 8,192Gbps（256 TX + 256 RX，单 lane 数据率 >25.6Gb/s） ● D2D 互联距离覆盖 2~25mm，HBM Stack 按 11mm×11mm 计——标准封装意味着不必依赖大面积interposer，也就不必去排 CoWoS 的队 ● HBM 颗粒数量可灵活配置，且与主芯片解耦后热耦合减弱；同一颗 IO Die 可适配多款 Compute Die，迭代封装方案时只改主 Die 成本上，按 200 片 SoC Wafer 口径测算（含 IO Die、IP 成本、interposer 与封装基板，不含 SoC 与 HBM 颗粒本体），相比传统 HBM 直连方案可实现超过 18% 的成本下降，同时缩小 interposer 尺寸、提升供应链国产化比例。该方案已在国内某 HPC 芯片项目中形成公开披露的产品案例（2026 年 4 月公开技术分享）。 代价需要讲清楚：解耦必然引入D2D 跳数，延迟不会优于同 Die 直连。它换来的是产能确定性、介质弹性与跨产品线复用，不是更低的延迟。 三、什么项目该走这条路如果是单产品线、介质已锁定、且追求极限延迟的设计，继续单 Die 集成更直接——解耦带来的收益不足以抵消设计复杂度，不必为架构而架构。 但如果满足下面任一条：需要快速迭代封装方案、受 2.5D 封装产能或 interposer 成本约束、存储介质形态尚未锁定，那么把 IO Die 解耦方案放进评估会更稳妥。继续堆单颗大 SoC 的风险在于，先进晶圆、CoWoS 与 HBM4 供给任一掉档都会拖累整体量产节奏，而解耦架构能把这三者的耦合拆开。 常见问题奎芯的 UCIe 能和其他厂商的 Chiplet 互通吗？UCIe 的意义正在于此——它是开放标准，符合同一版本规范的实现之间具备互通基础，奎芯是 UCIe 联盟成员。实际互通仍需按具体版本与配置做互操作验证，这是所有 UCIe 参与方的共同前提。 相关产品线：HBM3 PHY + Controller、UCIe/ C2C combo、ONFI 5.1 / 6.0。
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