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再次请教fifo的问题

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楼主
gaochy1126|  楼主 | 2012-7-9 13:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FIFO, 代码, 时钟
在fifo中，想自己产生一个clk时钟，
即
wr=1；
clk=0；
clk=1；
wr=0；
这样完成一个数据的输入，
请问谁能提供一下代码？
谢谢

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沙发
捡漏王子| | 2012-7-9 13:58 | 只看该作者
既然都有思路了，你可以自己尝试下

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板凳
gaochy1126|  楼主 | 2012-7-9 18:48 | 只看该作者
自己写的不行，所以才想你们请教呢！ 2# 捡漏王子

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地板
GoldSunMonkey| | 2012-7-9 21:42 | 只看该作者
:L这是什么代码，我都看不懂

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5楼
gaochy1126|  楼主 | 2012-7-9 21:43 | 只看该作者
猴哥，这不是代码，这是思路！！！！！！ 4# GoldSunMonkey

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6楼
GoldSunMonkey| | 2012-7-9 21:43 | 只看该作者
:L

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7楼
GoldSunMonkey| | 2012-7-9 21:44 | 只看该作者
代码的没有。
自己学习吧。太基础的我觉得还是学习一下比较好。
HDL语言，我扣了半年～
还是觉得学的很浅

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8楼
ococ| | 2012-7-10 10:29 | 只看该作者
自己写的FIFO模块？还是操作FIFO IP核？

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9楼
mr.king| | 2012-7-10 11:36 | 只看该作者
你希望这种接口,你就要用个控制器套子,吧标准时序换成你的特定的时序

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10楼
GoldSunMonkey| | 2012-7-10 22:06 | 只看该作者
:)

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11楼
heiyux| | 2012-7-11 00:17 | 只看该作者
always@(posedge clk)
if(rst||full)begin
    wr_en<=1'b0;
    wr_dat<=X'd0;
end
else begin
    wr_en<=1'b1;
    wr_dat<=datin;
end

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