再次请教fifo的问题

发表于 2012-7-9 13:42

在fifo中，想自己产生一个clk时钟，
即
wr=1；
clk=0；
clk=1；
wr=0；
这样完成一个数据的输入，
请问谁能提供一下代码？
谢谢

发表于 2012-7-9 13:58

既然都有思路了，你可以自己尝试下

发表于 2012-7-9 18:48

自己写的不行，所以才想你们请教呢！ 2# 捡漏王子

发表于 2012-7-9 21:42

:L这是什么代码，我都看不懂

发表于 2012-7-9 21:43

猴哥，这不是代码，这是思路！！！！！！ 4# GoldSunMonkey

发表于 2012-7-9 21:43

发表于 2012-7-9 21:44

代码的没有。
自己学习吧。太基础的我觉得还是学习一下比较好。
HDL语言，我扣了半年～
还是觉得学的很浅

发表于 2012-7-10 10:29

自己写的FIFO模块？还是操作FIFO IP核？

发表于 2012-7-10 11:36

你希望这种接口,你就要用个控制器套子,吧标准时序换成你的特定的时序

发表于 2012-7-10 22:06

发表于 2012-7-11 00:17

always@(posedge clk)
if(rst||full)begin
wr_en<=1'b0;
wr_dat<=X'd0;
end
else begin
wr_en<=1'b1;
wr_dat<=datin;
end