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请问fpga设计的串口一定时间后输出全是0的原因

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gaochy1126|  楼主 | 2012-7-9 18:58 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
FPGA设计, 串口, 定时
请问fpga设计的串口开始的时候输出时正常的，等过了一定时间后输出全是0 ，
这是怎么个情况呢？？？？

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沙发
GoldSunMonkey| | 2012-7-9 21:41 | 只看该作者
不发数的情况多了，这个信息量太小 了

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板凳
kongxh961| | 2012-7-15 21:14 | 只看该作者
信息量太少，输出电压量过没有？逻辑如果没问题的话，考虑查电路吧

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地板
益友电子| | 2012-7-16 12:40 | 只看该作者
猴哥说的对啊！ 2# GoldSunMonkey

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5楼
gaochy1126|  楼主 | 2012-7-16 12:43 | 只看该作者
猴哥，我的问题，自己解决了！ 2# GoldSunMonkey

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6楼
gaochy1126|  楼主 | 2012-7-16 12:43 | 只看该作者
谢谢，不是电路的原因！ 3# kongxh961

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7楼
gaochy1126|  楼主 | 2012-7-16 12:44 | 只看该作者
因为时钟信号的原因，不稳定！

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8楼
梅花望青竹| | 2012-7-16 12:49 | 只看该作者
楼主应该是没有统一了时钟！

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9楼
GoldSunMonkey| | 2012-7-16 13:34 | 只看该作者
因为时钟信号的原因，不稳定！
gaochy1126 发表于 2012-7-16 12:44
你以后要更仔细哦。

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10楼
gaochy1126|  楼主 | 2012-7-16 21:01 | 只看该作者
谢谢猴哥的warning！ 9# GoldSunMonkey

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