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74HC165的疑惑!大侠进来讲解一下!

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楼主
在74HC165 所有输入IO电平确定状态下(上拉、或者下拉),MCU从74HC165串行读出数据,全为正确。    当其中1个 悬空,确定状态PIN也正常。
    当其中2个悬空,确定状态PIN也正常。
    当其中3个悬空,就有个别确定状态PIN位,状态会飘,一会1 一会0
    当其中4个悬空,就有个别确定状态PIN位,状态会飘,一会1 一会0(动的更厉害)

再多就没试了,飘的话,基本是固定的几个位。

74HC165不支持悬空输入,悬空就是不确定,但也不该影响到周边IO口啊!!!




还有一个问题,我找了一下规格书,没有看到相应描述,74HC165的输入阻抗是多少??

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沙发
gx_huang| | 2012-7-10 12:32 | 只看该作者
你描述的不清楚。
输入是不能悬空的,悬空的话,可能导致芯片的电源电流大大增加。

没有悬空的管脚,读出状态对吗?

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板凳
Ryanhsiung|  楼主 | 2012-7-10 13:34 | 只看该作者
你描述的不清楚。
输入是不能悬空的,悬空的话,可能导致芯片的电源电流大大增加。

没有悬空的管脚,读出状态对吗?
gx_huang 发表于 2012-7-10 12:32

恩 ,没有悬空的管脚,读出状态出错

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地板
chenluck| | 2012-7-10 16:13 | 只看该作者
不可以悬空的,如果实在没有地方接,可以与其他有用到的输入短接

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5
xmar| | 2012-7-10 16:32 | 只看该作者
74HC165的移位装数控制脚(pin1)为高时, 所有并行输入IO无论什么电平,也就是IO悬空是没有关系的。pin1脚为低时,所有并行装数输入IO必须确定,一个也不能悬空,否则出错。楼主什么情况?

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6
捡漏王子| | 2012-7-10 16:36 | 只看该作者
刚好调试过这部分。
LZ为什么要去悬空呢,对系统的稳定性没帮助

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7
Ryanhsiung|  楼主 | 2012-7-12 09:30 | 只看该作者
74HC165的移位装数控制脚(pin1)为高时, 所有并行输入IO无论什么电平,也就是IO悬空是没有关系的。pin1脚为低时,所有并行装数输入IO必须确定,一个也不能悬空,否则出错。楼主什么情况? ...
xmar 发表于 2012-7-10 16:32


pin1脚为低时,所有并行装数输入IO必须确定,一个也不能悬空,否则出错。楼主什么情况? ...

一个也不能悬空?为什么??

我现在状态,悬空1、2个,其它都是正常的,悬空3-4个就不正常了!!!

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8
Ryanhsiung|  楼主 | 2012-7-12 09:31 | 只看该作者
刚好调试过这部分。
LZ为什么要去悬空呢,对系统的稳定性没帮助
捡漏王子 发表于 2012-7-10 16:36


我也不想悬空,只是在使用过程中有这种可能性,现在出错了,就想问一下原因!!!

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9
李冬发| | 2012-7-12 23:28 | 只看该作者
器件没烧就不错了,你那么管子悬空,电源都被拉低了。

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10
Ryanhsiung|  楼主 | 2012-7-13 08:08 | 只看该作者
器件没烧就不错了,你那么管子悬空,电源都被拉低了。
李冬发 发表于 2012-7-12 23:28


不是管子拉低,输入端是由排线引入,所以另一端不可控,所以有可能会出现悬空

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11
李冬发| | 2012-7-14 02:10 | 只看该作者
你可以接个弱上拉啊,工程设计含金量就在各种边界条件。

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12
Ryanhsiung|  楼主 | 2012-7-14 08:13 | 只看该作者
你可以接个弱上拉啊,工程设计含金量就在各种边界条件。
李冬发 发表于 2012-7-14 02:10

这个是,我现在这边是加下拉电阻。
  但是我想找到原因!!所以就发贴子问一下大家!

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13
李冬发| | 2012-7-15 15:04 | 只看该作者
这还找什么原因啊?CMOS的固有的特性。

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14
Ryanhsiung|  楼主 | 2012-7-16 08:14 | 只看该作者
13# 李冬发 不解,请指教!下图是内部的逻辑框图!




   CMOS悬空必定导致IO口状态未知,这个很明确。
   但是影响到没有悬空的IO口,就是不太对吧!!

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15
Arvin2014| | 2012-7-16 11:16 | 只看该作者
学习先

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16
李冬发| | 2012-7-16 17:38 | 只看该作者
本帖最后由 李冬发 于 2012-7-16 17:42 编辑

CMOS悬空不仅是导致IO口状态不定态的问题。最重要的是导致图腾柱上下管同时导通,产生非常大的电流。
导线是有电阻的,VCC会因为这样的电流被拉低...

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