发新帖我要提问
返回列表
打印

如何用verilog语言实现localbus总线时序

[复制链接]
5154|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
baisen|  楼主 | 2012-7-13 22:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Local, 总线, 时序, Verilog语言, 信号
有大侠用verilog写过localbus吗，搞了两天了，还没头绪啊，貌似很简单，却就搞不好！郁闷
总是无法把数据和地址放在使能信号的低电平内，望大侠不吝赐教，不胜感激！

使用特权

评论回复 赏

相关下载

相关帖子
沙发
SuperX-man| | 2012-7-14 21:58 | 只看该作者
数据和地址放在使能信号的低电平内？  没详细的时序图？

使用特权

评论回复 赏
板凳
GoldSunMonkey| | 2012-7-15 17:33 | 只看该作者
什么意思？为什么不能放进去。给点原因

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

baisen

0

主题

27

帖子

1

粉丝