代码是这段
module a1232(reset,clk_in,clk_o1,clk_o2);
input reset,clk_in;
output clk_o1,clk_o2;
reg clk_o2;
assign clk_o1 = clk_in;
always @(negedge reset or posedge clk_in)
begin
if(!reset)
clk_o2 = 0;
else
clk_o2 = ~clk_o2;
end
endmodule
每次CLK_02的上升沿总是比CLK_IN慢几NS。。
CLK_01也是。。这是什么原因，能解决吗？新手不会发图~~ |
楼主
