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简单计数时序求助

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shangliyongzhe|  楼主 | 2012-7-16 14:32 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时序, hz, 信号, 时钟, FPGA
各位专家，小弟新手一枚。遇到个问题，在此求助指导下，谢谢。
在我的FPGA设计中，有两个时钟信号，一个74.25MHz，一个400MHz。两信号周期比为5.38倍左右。小弟要对400MHz信号上升沿进行计数，但计数周期为一个74.25MHZ的时钟。即每当74.25MHz上升沿到来时，计数清零，从新开始记数，即为0、1、2、3、4、0、1、2、3、4、0、1、2、3、4……循环下去，恳请各位不吝指导。

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沙发
shangliyongzhe|  楼主 | 2012-7-17 10:16 | 只看该作者
自己来解决喽


reg clk_74m_bak = 0;



always @(posedge clk_400m)
begin
  clk_74m_bak <= clk_74m;
  if ((clk_74m_bak == 0) && (clk_74m == 1))
    counter <= 0;
  else
    counter <= counter + 1;
end

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板凳
atua| | 2012-7-17 17:29 | 只看该作者
400M，用的啥片子啊？
貌似是做视频的

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地板
可木| | 2012-7-17 20:23 | 只看该作者
你把自己写的程序仿真下就知道了撒。。。

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5楼
GoldSunMonkey| | 2012-7-17 23:55 | 只看该作者
:)解决就好。最近很忙

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6楼
shangliyongzhe|  楼主 | 2012-7-19 19:10 | 只看该作者
3# atua 是的，做视频

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