七、DSP 系统中的时钟电路
在DSP 系统中，时钟电路是处理数字信息的基础, 同时它也是产生电磁辐射的主要来源，其性能好坏直接影响到系统是否正常运行，所以时钟电路在数字系统设计中占有至关重要的地位。下面主要以TI 公司的产品为例介绍DSP系统中时钟电路的设计。
1．时钟电路的种类
TI DSP系统中的时钟电路主要有三种：晶体电路、晶振电路、可编程时钟芯片电路。
（1）晶体电路晶体电路最为简单，只需晶体和两个电容，价格便宜，体积小，能满足时钟信号电平要求，但驱动能力差，不可提供多个器件使用，频率范围小（20kHz～60MHz），使用时还须注意配置正确的负载电容，使输出时钟频率精确、稳定。TI DSP 芯片除C6000、C5510等外，大都内部含有振荡电路，可使用晶体电路产生所需的时钟信号。也可不使用片内振荡电路，直接由外部提供时钟信号。
（2）晶振电路晶振电路如图2所示，其电路简单、体积小、频率范围宽（1Hz～400MHz）、驱动能力强，可为多个器件使用。但由于晶振频率不能改变，多个独立的时钟需要多个晶振。另外在使用晶振时，要注意时钟信号电平，一般晶振输出信号电平为5V或3.3V，对于要求输入时钟信号电平为1.8V的器件，不能选用晶振来提供时钟信号（如VC5401、VC5402、VC5409和F281X 等）。
（3）可编程时钟芯片电路其电路较简单，一般由可编程时钟芯片、晶体和两个外部电容构成。有多个时钟输出，可产生特殊频率值，适于多个时钟源的系统，驱动能力强，频宽最高可达200MHz，输出信号电平一般为5V或3.3V，常用器件为CY22381 和C Y 2 0 7 1 A（ 有1 个PLL，3 个时钟输出引脚）。目前TI DSP 工作频率已高达1GHz（如最新推出的TMS320C6416T），为降低时钟的高频噪声干扰，提高系统整体的性能，通常设计时使用频率较低的外部参考时钟源，为此须采用可编程时钟芯片电路，它可在在线的情况下，通过编程对系统的工作时钟进行控制，以保证在较低的外部时钟源的情况下，通过其内部集成的PLL 锁相环的倍频，获得所希望的工作频率，同时通过在DSP 内部对时钟进行编程控制，也能较好地满足不同应用的要求。例如对于自动化仪表、便携式仪器以及家电等应用场合，往往希望有较低能耗，这时可通过编程，使DSP工作在较低频率，甚至可以设定为固定分频模式，并关断内部的锁相环相关电路，使功耗最小。而对于数字信号处理以及实时系统，常需要DSP 工作在高速状态，这时则可通过编程，使系统在完成引导之后，进入到锁相倍频模式，提高系统
的工作频率。有时即使在同一应用中，为了需要也可以通过编程，使系统在不同的阶段工作在不同的频率。例如系统在引导时工作在较低频率的固定分频模式，正常工作后进入所需频率的锁相倍频模式，而在等待期间则返回到分频模式并关断PLL 以降低功耗。一般TI DSP 芯片
能提供多种灵活的时钟选项，可以使用片内/片外振荡器、片内PLL或由硬件/软件配置PLL 分频/ 倍频系数。不同的DSP
时钟可配置的能力不同，使用前应参考各自的数据手册。
2．时钟电路选择原则
（1）系统中要求多个不同频率的时钟信号时，首选可编程时钟芯片电路；单一时钟信号时，选择晶体时钟电路；多个同频时钟信号时，选择晶振时钟电路。尽量使用DSP片内的PLL，降低片外时钟频率，提高系统稳定性。
（2）C6000、C5510、C5409、C5416、C5420、C5421 和C5441 等片内无振荡电路，不能用晶体时钟电路。
（3）VC5401、VC5402、VC5409 和F281x等，它们的时钟信号输入电平要求为1.8V，建议采用晶体时钟电路。
（4）C64x 主频最高可达1GHz，必须使用片内PLL，并且要对片内PLL提供独立的供电，电源引脚进行必要的滤波，在C62x/C67x 上还提供PLL 滤波网络引脚，这时外部应加相应的R、C 滤波元件。
3．时钟电路电源和地的设计时钟的供电电源与整个电路板的电源一般是分开的，二者的电源面要隔离开(可以在同一层)，只通过铁氧体磁珠
(ferritebead)相连。铁氧体磁珠在低频时阻抗很低，而在高频时阻抗很高，可以抑制高频干扰，这样外面的高频干扰不会影响时钟芯片，同时时钟芯片内部产生的振荡信号也不会影响到外面电路。时钟部分的地和整个PCB 的地是一个统一的整体，这样做的目的是从EMC(electromagneticcompatibility )的角度考虑的。电流流动是需要回路的，电流回路等效于一个天线，回路面积越大对外辐射就越强，也越易受到干扰(主要是近场磁场的能量，这个磁场的能量可能来自自由空间或是由电路板上其它部件辐射的)。在高速电路设计中，电流会自动地寻找阻抗最低的路径返回。如果地层也像电源层那样分割出来，那么所有的电流都会从铁氧体磁珠返回来，直接导致的结果，一是每条电流回路的天线效应增强；二是电流都从铁氧体磁珠流过，大大增加了传导干扰(从地层或电源层耦合进来，对系统性能的影响极大)。在时钟芯片的电源入口处放一个容量为10～100μF的钽电容(具体值根据实际系统而定),它不仅可以防止由于电压波动引
起的电流涌动，还可以抑制低频干扰，但是对于高频干扰却无能为力，所以在大容量电容的后面并联一个0.1μ F的小电容。在时钟芯片的每一个电源引脚处也都要放一个0.1μF的电容，且所放的位置要尽可能地靠近电源引脚，这样可以减少外来的电源噪声。晶振、负载电容PLL 滤波器等应尽可能靠近时钟器件，在靠近时钟输出引脚的地方要串接10～50Ω电阻以减小输出电流，提高时钟波形的质量；另外，不要在时钟芯片的底下布线，因为这些线可能会产生高频干扰耦合进芯片，从而使时钟芯片的输出产生抖动，同时从时钟芯片内部产生的高频干扰也会耦合到芯片底下的走线，使之失去信号完整性。对于时钟走线要严格地控制它的阻抗，所有的线最好都从内层走(以减少干扰)，尽量少的出现过孔，因为过孔会引起阻抗发生变化，影响信号的质量，进而产生EMI辐射和抖动问题。 |
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