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菜鸟入门求教verylog程序

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楼主
andiwxz|  楼主 | 2012-7-24 15:14 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
各位好;
      我自己写了个简单的程序,可是编译不过去,特此请教:程序为module VCCCONTROL(    output csv,
    output ud,
    output inc
    );
   reg csv;
   reg ud;
   reg inc;

integer i;

parameter delay=1000;

initial

begin

#delay ud=0;

#delay csv=0;

for(i=0;i<100;i=i+1)

begin

#delay csv=1;

#delay csv=0;

end

end


endmodule

编译报错:Illegal redeclaration of 'csv',
不加reg csv;编译报错Reference to scalar wire 'csv' is not a legal reg or variable lvalue。请教为什么?
我看有的例程中定义了一个input data,可以直接给data赋值,
有的定义input data;后还定义reg data,再赋值,有什么区别吗?

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沙发
andiwxz|  楼主 | 2012-7-24 15:16 | 只看该作者
"我看有的例程中定义了一个input data,可以直接给data赋值,
有的定义input data;后还定义reg data,再赋值,有什么区别吗?"
这两句我说错了。不是input 是output

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板凳
utopiaworld| | 2012-7-24 20:05 | 只看该作者
module VCCCONTROL(    output  reg csv,
    output ud,
    output inc
    );
这样就对了,
Lz你想写神马,testbench?还是综合电路

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地板
andiwxz|  楼主 | 2012-7-25 09:10 | 只看该作者
就是一般的模块,控制三个信号。
我按照你说的试了,正确了,但是请教为什么要写在括号里,在外边再声明就不行了吗

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