各位好：
我写了个模块，昨天编译还没问题，今天一来编译报错。但是modelsim编译没事。特此求助。
程序很多就不全写了。
首先声明reg [7:0] inc_num;
中间根据情况赋值，
最后for(i=0;i<inc_num;i=i+1)
。报错是：For loop stop condition should depend on loop variable or be static.
还有个警告。Delay is ignored for synthesis.
程序是
parameter delay=1000;
#delay ud=0;
大家帮帮忙看看为什么 |
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