求教FIFO问题

发表于 2012-7-27 16:16

如题，本人写了一个数据采集器，例化了一个IP核异步FIFO，写时钟为13.5M，读时钟为50M，每写入256个数据后，发送读取申请，读取写入的256个数据，存入到SDRAM中，用了6.2版本的IP，仿真没有看出什么错，但是上板后用示波器发现FIFO一会就FULL信号变高，满了，，纠结好几天了，都不晓得咋回事，请高手帮助，谢谢，

发表于 2012-7-27 19:42

上面提供的信息不够分析

发表于 2012-7-27 22:17

写的速度快了？

发表于 2012-7-28 12:28

现象说明fifo被写满，建议检查wen和ren这两个关键的控制信号，并检查fifo其它的状态信号是否有异常。

[CPLD] 求教FIFO问题

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