请教：关于verilog语法问题

发表于 2012-8-1 21:22

刚开始自学Verilog语言，在做一个小题目时遇到了一个条件，不知道用verilog怎么表达，向大家请教请教：
就是2个开关量DI0,DI1，在DI0输入高电平的情况下，当DI1由高电平转为低电平时，OUT0输入。
麻烦大家看看 verilong如何表达？谢谢

发表于 2012-8-1 21:26

主要是“当DI1由高电平转为低电平时”不知道该怎么表达

发表于 2012-8-1 22:57

有时钟么？？多高频率？ DI1多高的电平？

发表于 2012-8-1 22:58

如果想简单就是DI1作为一个时钟，下降沿采样，然后判断DI0的电平值。

发表于 2012-8-2 18:23

always@(negedge DI1)
begin
if(DI0==1)
...
end
我的想法

发表于 2012-8-2 22:36

谢谢楼上两位，按两位说的我改下程序试试

发表于 2012-8-3 11:37

3# GoldSunMonkey

有时钟哦 50Mhz的晶振，DI电平5V的

发表于 2012-8-4 17:19

那你用上面的哪个人的方法如何？
我是不推荐，看你的结果吧

发表于 2012-8-9 21:02

检测D10的下降沿，即可实现你需呀的功能

发表于 2012-8-9 23:18

如何了？