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请教：关于verilog语法问题

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楼主
li46552089|  楼主 | 2012-8-1 21:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, 电平, 开关, verilong, Verilog语言
刚开始自学Verilog语言，在做一个小题目时遇到了一个条件，不知道用verilog怎么表达，向大家请教请教：
     就是2个开关量DI0,DI1，在DI0输入高电平的情况下，当DI1由高电平转为低电平时，OUT0输入。
    麻烦大家看看  verilong如何表达？谢谢

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沙发
li46552089|  楼主 | 2012-8-1 21:26 | 只看该作者
主要是“当DI1由高电平转为低电平时”不知道该怎么表达

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板凳
GoldSunMonkey| | 2012-8-1 22:57 | 只看该作者
有时钟么？？多高频率？ DI1多高的电平？

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地板
GoldSunMonkey| | 2012-8-1 22:58 | 只看该作者
如果想简单就是DI1作为一个时钟，下降沿采样，然后判断DI0的电平值。

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5楼
cptbtptp| | 2012-8-2 18:23 | 只看该作者
always@(negedge DI1)
begin
    if(DI0==1)
    ...
end
我的想法

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6楼
li46552089|  楼主 | 2012-8-2 22:36 | 只看该作者
谢谢楼上两位，按两位说的 我改下程序试试

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7楼
li46552089|  楼主 | 2012-8-3 11:37 | 只看该作者
3# GoldSunMonkey

有时钟哦  50Mhz的晶振，DI电平5V的

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8楼
GoldSunMonkey| | 2012-8-4 17:19 | 只看该作者
那你用上面的哪个人的方法如何？
我是不推荐，看你的结果吧

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9楼
qiya_s| | 2012-8-9 21:02 | 只看该作者
检测D10的下降沿，即可实现你需呀的功能

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10楼
GoldSunMonkey| | 2012-8-9 23:18 | 只看该作者
如何了？

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