Latency 究竟是多少？

登录 · 发表于 2012-8-16 09:55

本帖最后由 zhushouxi 于 2012-8-16 10:03 编辑

用xilinx的除法器IP核仿真，发现设置的Latency与仿真结果不一致，如下图所示，Latency 设置为36，即从有效数据输入到输出需要36个clock周期，
芯片spantan6,工具ISE13.2，modelsim se 10.0c

登录 · 发表于 2012-8-16 09:57

下图为第一个数据所在的clock（输入数据为60/13，从最左端的数据也可看出）

登录 · 发表于 2012-8-16 09:59

第36个clock所对应的数据如下，此时却没有输出（Corr_I_quotient=X,Corr_I_fractional=X），要下一个时钟周期才有输出（而此时图形上似乎已经有结果了）

登录 · 发表于 2012-8-16 10:00

第37个clock周期有结果（Corr_I_quotient=4，Corr_I_fractional=20264/2^15）

那到底Latency为36还是37？
望高手解答

发表于 2012-8-16 14:58

个人觉得是核本身又打了一拍。按仿真的结果来算。
最好能板卡测试一下。

登录 · 发表于 2012-8-17 15:08

本帖最后由 Backkom80 于 2012-8-17 15:10 编辑

你截图的显示的情况，可能是如下情况照成的：
IP核的仿真好像有100ps左右的延时，

发表于 2012-8-17 15:12

上图是理想情况下的时序图，如果有IP有100ps的输出延时，那么就会出现你截图的那种情况，呵呵

发表于 2012-8-17 15:49

6# Backkom80
正解，是有延迟，经过反复测试，Latency应为核GUI上所示的36，不过前仿真应该是不考虑时序延迟的，只验证逻辑功能...

发表于 2012-9-13 21:40

这个除法器真是相当的慢啊

发表于 2012-9-13 21:49

发表于 2012-9-19 17:03

看看

发表于 2012-12-25 14:30

我也遇到类似的情况啊，如果时钟输入一直是有效的，那么当有效数据输入的时候，还会有latency吗？疑惑啊，我用的modelsim是6.5的，还不能仿真除法器

[Quartus] Latency 究竟是多少？

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