仿真过程中的中断问题

1万 · 2012-8-26 16:07

P1.7使用上升沿触发中断。在仿真运行时，在外部还没有加上中断信号时，会进入一次中断。每次都是这样，是不是由于仿真过程中I/O管脚有上升电平造成的？

只看该作者 · 2012-8-26 16:08

接上拉电阻和下拉电阻呢

1万 · 2012-8-26 16:10

最好能有条件的话测试一下环路，可以帮助你调试

2万 · 2012-8-26 16:11

先清标志位？

2万 · 2012-8-26 16:17

直接接地或者接高电平，看看还能进中断不？

1万 · 2012-8-26 16:17

通过1K电阻上拉，还能进去呀，怪了

2万 · 2012-8-26 16:20

是不是程序出问题了

1万 · 2012-8-26 16:21

由于有一句P1IFG |= 0x00引起的，修改为P1IFG = 0x00就可以了。

1万 · 2012-8-26 16:24

P1IFG |= 0x00与P1IFG = 0x00的区别是什么？

1万 · 2012-8-26 16:25

P1IFG |= 0x0; 这一句什么用也没有啊，寄存器内容保持不变啊。

1万 · 2012-8-26 16:28

是啊，P1IFG = 0x0; 将寄存器清零。

1万 · 2012-8-26 16:28

是有区别的
|=是读改写
=直接赋值,是不会有读操作的

2万 · 2012-8-26 16:31

这些操作如果针对RAM是没有实际区别的

2万 · 2012-8-26 16:32

对，但针对SFR可能就不一样了,具体的取决于SFR说明

1万 · 2012-8-26 16:34

哦。。。知道了

1万 · 2012-8-26 16:34

那就先结贴了，周末愉快

只看该作者 · 2012-8-26 23:05

楼主可以运行时候通过修改DIR标志位，从引脚输出功能切换到输入的时候也会有IFG标志位置起，
所以写代码要注意清标志，在初始化的时候就清标志。
另外如果全速仿真还是有异常的中断，可以单步执行，实时查看寄存器中标志位的的变化情况。
不用的I/O引脚尽量设置为输出为低电平，防止浮动引脚的异常干扰