Verilog算法及建模整理文档.doc
1 有关C、Veilog HDL、VHDL
1.1 C与Verilog
C 语言配合Verilog HDL 来设计算法的硬件电路块时考虑的三个主要问题：
?? 为什么选择C 语言与Verilog HDL 配合使用？
?? C 语言与Verilog HDL 的使用有何限制？
?? 如何利用C 来加速硬件的设计和故障检测？
1) 为什么选择C 语言与Verilog 配合使用
首先，C 语言很灵活，查错功能强，还可以通过PLI（编程语言接口）编写自己的系任务直接与硬件仿真器（如Verilog-XL）结合使用。C 语言是目前世界上应用最为广泛的一种编程语言，因而C 程序的设计环境比Verilog HDL 的完整。此外，C 语言可应用于许多领域，有可靠的编译环境，语法完备，缺陷较少。
比较起来， Verilog 语言只是针对硬件描述的，在别处使用（如用于算法表达等）并不方便。而且Verilog 的仿真、综合、查错工具等大部分软件都是商业软件，与C 语言相比缺乏长期大量的使用，可靠性较差，亦有很多缺陷。所以，只有在C 语言的配合使用下，Verilog 才能更好地发挥作用。
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