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Altera FPGA carry chain延时问题

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楼主
GavinZ|  楼主 | 2012-9-12 18:04 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
altera, AI, FPGA, Lab, cyclone
这几天在研究使用carry chain设计时间测量，即Time to Digital Converter;
发现了这么个现象，cyclone II的LAB包含16个Logic Cell，按理说，在同一个LAB内，相邻LC之间的chain delay应该是接近相等，但是，我发现前8个LC和后8个LC之间存在边界，即延时是通常的2倍，这真的是不可思议！！！

不清楚是Quartus 8.0的问题？？？还是FPGA硬件本身的问题？？？

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沙发
GavinZ|  楼主 | 2012-9-12 18:05 | 只看该作者
因为是业余爱好，只是simulation；并没有在硬件上evaluation

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板凳
GoldSunMonkey| | 2012-9-12 18:59 | 只看该作者
硬件本身的问题。

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地板
GavinZ|  楼主 | 2012-9-12 19:21 | 只看该作者
本帖最后由 GavinZ 于 2012-9-12 19:22 编辑

那xilinx 的有这个问题么？之前我见过NI的板卡上几乎是xilinx的FPGA，一直疑惑为什么。

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5楼
Backkom80| | 2012-9-13 16:10 | 只看该作者
你可以也用同样的办法试试哈，嘻嘻

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6楼
GavinZ|  楼主 | 2012-9-13 17:17 | 只看该作者
我还发现了更奇怪的问题呢，LUT在不同的equation下，delay差别特别大，达到2倍范围；这是不可理解的，
LUT应该是个RAM，也就是说，delay应当跟RAM里面的内容没关系才符合常理，这真是让人惊讶的发现～～

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7楼
小计地盘| | 2012-9-13 17:18 | 只看该作者
硬件本身的问题。

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8楼
GoldSunMonkey| | 2012-9-13 21:53 | 只看该作者
进位链有专用的通道啊。

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