1 引言
数字频率计是通信设备、音、视频等科研生产领域不可缺少的测量仪器。采用Verilog HDL编程设计实现的数字频率计,除被测信号的整形部分、键输入部分和数码显示部分外,其余全部在一片FPGA芯片上实现。整个系统非常精简,且具有灵活的现场可更改性。
相比传统的电路系统设计方法,EDA技术采用VHDL语言描述电路系统,包括电路的结构、行为方式、逻辑功能及接口。Verilog HDL具有多层次描述系统硬件功能的能力,支持自顶向下的设计特点。设计者可不必了解硬件结构。从系统设计入手,在顶层进行系统方框图的划分和结构设计,在方框图一级用Ver-ilog HDL对电路的行为进行描述,并进行仿真和纠错,然后在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,下载到具体的FPGA器件中去,从而实现FPGA的设计。
2 测量原理及总体结构框图
频率测量方法有2种。一种是测频法,在一定时间间隔TM内测出待测信号重复变化次数N,则被测信号的频率为fx=N/TM。另一种方法是测周法,在被测信号的一个周期内测出标准高频信号fs的个数N,则被测频率为fx=fs/N。可见测频法对高频信号有较高的测量精度,而测周法对低频信号的测量精度较高。本频率测量系统采用测频法和测周法相结合的方法,使两者的测量带宽得到了互补,而且采用了延时为纳秒级的FPCA来实现,从而极大地提高了系统工作带宽和系统测量精度。此外,具有自动测频和测周转换量程功能,每个数量级为一个量程,每个量程保留3位有效数字,用“xxxEx"表示“x.xx×10x”。
本频率计由控制模块、测频模块、测周期算频模块、锁存显示模块4个模块组成。总体框图如图1所示。
系统结构框图中信号说明。singal:被测信号。Stateshift:测频或测周期得出的量程不够或溢出信号。reset:复位信号。iclk:输入标准时钟12MHz。en_precent:显示占空比的按键信号。oclk:控制模块输出基本时钟,根据不同状态对iclk进行分频而得。en:使能信号。state_jmp:状态跳变信号。oen_precent:由控制模块输出的占空比显示信号。condition:状态输出信号。lOAd:允许输出显示信号。data[11:0]:计算所得数据,3位有效数字。out[19:0]:最终的输出显示数据,为“xxxEx”。 |