altera的管脚问题，一个问题10分~

只看该作者 · 2012-9-18 15:50

1.vref参考电压管脚能作为输出，会产生什么不良后果？
2.PLL[N]_CLKOUT能作为输出信号管脚使用么？
3.在使用quartus的Pin Planner功能时，有个show edges功能按钮，使用后，8个BANK变为4区域，这4个区域是为了区分什么？
4.管脚CLK[N]_PLL之间为了方便布线，可以交换么？

注意：输出信号时HDMI信号~

1万 · 2012-9-18 17:17

对Altera的没有了解。帮忙顶

1万 · 2012-9-18 17:18

1. 如果datasheet 没说能做输出，就不能做输出。但是XILINX如果前面标上IO的就可以。

只看该作者 · 2012-9-18 18:06

3# GoldSunMonkey
谢谢猴哥~
已经解决了~
现在唯一的问题是各种FPGA的模式，搞定这个就能确定怎么分配管脚了~

只看该作者 · 2012-9-19 18:33

分IO需注意几点：
1，电气特性的匹配
2，分的IO是不是可用
3，需检查分的IO是不是符合一定的规则
4，分的IO相互间的一些干扰等，如高速同时反翻，noise等。
5，在同一个bank上能同时支持多少IO同时反翻且驱动电流多大，等。

我也不太用Q2，不清楚altera的软件是不是有IO前期预规化这个功能。
我们一直用的xilinx软件planahead是用的，这可以帮助设计人员前期分IO时大大减小出错的可能性及因为IO分错而造成的在时间，成本上损失。
:)

1万 · 2012-9-19 21:57

分IO需注意几点：
1，电气特性的匹配
2，分的IO是不是可用
3，需检查分的IO是不是符合一定的规则
4，分的IO相互间的一些干扰等，如高速同时反翻，noise等。
5，在同一个bank上能同时支持多少IO同时反翻且驱动电流多 ...
Backkom80 发表于 2012-9-19 18:33

嗯嗯。说的是：）

只看该作者 · 2012-9-20 08:20

猴哥好，
:)

1万 · 2012-9-20 21:57

猴哥好，
:)
Backkom80 发表于 2012-9-20 08:20

大家好。

只看该作者 · 2012-9-22 13:49

5# Backkom80
谢谢倒霉熊，
要完成的特殊功能就是在FPGA里面做个存储器。
管脚没有什么特殊的。

Q2里面有这样的功能，已经通过了~

PS：那几天实在不行了，因为原理图不是我画的，看了好几天的DATASHEET~
datasheet是王道啊~

只看该作者 · 2012-11-8 17:39

懂一点，谢谢，顶一下。

1万 · 2012-11-8 20:50

5# Backkom80
谢谢倒霉熊，
要完成的特殊功能就是在FPGA里面做个存储器。
管脚没有什么特殊的。

Q2里面有这样的功能，已经通过了~

PS：那几天实在不行了，因为原理图不是我画的，看了好几天的DATASHEET~
datash ...
阮天宇00 发表于 2012-9-22 13:49

解决就好啊。

altera的管脚问题，一个问题10分~

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