关于alwaysyu语句的问题

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 楼主| zhoumingzr 发表于 2012-9-21 00:29 | 显示全部楼层 |阅读模式
edge, ge, os, se, tc
module div50m(clk,co);
input clk;
output co;
reg co;
reg[32:0]q;
[email=always@(posedge]always@(posedge[/email] clk)
begin
   if(q==50000000-1)
     begin
     q<=0;
     co<=1;
     end
   else
     begin
     q<=q+1;
     co<=0;
     end
end
endmodule
是个很简单的程序,其中[email=always@(posedge]always@(posedge[/email] clk)程序,input clk并没有对clk赋初值这个程序为什么会有仿真波形图啊?
kunhuangon 发表于 2012-9-21 00:37 | 显示全部楼层
input clk   是输入时钟。添加激励后,仿真会有波形的。至于reg 和wire    reg 为寄存器型,用在always语句块中,wire为线网型,相当于内部连线,可以用在always ,initial  assign 中
zrsing 发表于 2012-9-21 00:42 | 显示全部楼层
2# kunhuangon 十分感谢 3Q
Backkom80 发表于 2012-9-21 08:16 | 显示全部楼层
不明白LZ意思,上仿真图看看
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