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fpga ddr设计

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楼主
baobaodreamer|  楼主 | 2012-9-21 11:11 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
DDR, FPGA, Chip, ip, ps
程序在virtex2板子上调试通过了，没有问题 ，修改DCM和ucf文件后，用chipscope抓取读写数据，写数据和地址对应着 是对的 ，如果迸发长度为2的话，写进去数据是0x0000,0x0001,0x0002,0x0003对应的列地址是0x0000,0x0002,0x0004,0x0006,读数据的时候对应地址0x0000,0x0002,0x0004,0x0006输出的数据却是
0x0003，0x0000,0x0001,0x0002。请指教

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沙发
yghanwuji| | 2013-5-4 17:02 | 只看该作者
我也碰到过，因为突发长度为2，所以local_col_addr要4个4个的加。

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板凳
GoldSunMonkey| | 2013-5-4 23:30 | 只看该作者
yghanwuji 发表于 2013-5-4 17:02
我也碰到过，因为突发长度为2，所以local_col_addr要4个4个的加。

感谢分享啊

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地板
yghanwuji| | 2013-5-6 17:46 | 只看该作者
GoldSunMonkey 发表于 2013-5-4 23:30
感谢分享啊

相互交流交流，哈哈

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5楼
GoldSunMonkey| | 2013-5-6 21:16 | 只看该作者
yghanwuji 发表于 2013-5-6 17:46
相互交流交流，哈哈

嗯嗯

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