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UCF中CLK的引脚

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楼主
6091820503|  楼主 | 2012-9-26 18:52 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
引脚, FPGA, HDL代码, tc, 时钟
问一个基础的问题，最近在写HDL代码时，点亮LED的程序，
里面的switch都可以接到外部的引脚上，LOC语句就可以实现
但是clk时钟，不知道该接哪个引脚？？？

这个怎么查啊？？我用的Xilinx的FPGA

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相关帖子
沙发
GoldSunMonkey| | 2012-9-26 19:10 | 只看该作者
LOC同样适用与CLK

你找到板卡的clk位置即可。

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板凳
6091820503|  楼主 | 2012-9-26 19:15 | 只看该作者
板卡的clk引脚的位置哪里有呢？？原理图中还是User Guide中？？我的是官方的板子，资料倒是很全，只是英文的，不太好翻，而且没有那种step by step的讲解~~~ 2# GoldSunMonkey

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地板
51xlf| | 2012-9-26 20:06 | 只看该作者
你可以搜索一下clk这个关键字找一找

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5楼
GoldSunMonkey| | 2012-9-26 23:48 | 只看该作者
板卡的clk引脚的位置哪里有呢？？原理图中还是User Guide中？？我的是官方的板子，资料倒是很全，只是英文的，不太好翻，而且没有那种step by step的讲解~~~ 2# GoldSunMonkey  ...
6091820503 发表于 2012-9-26 19:15

什么开发板？

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6楼
hawksabre| | 2012-9-27 18:20 | 只看该作者
给你个芯片资料教教你怎么看。http://www.21icsearch.com/download.asp?id=846966
你看第三页最上边的时序图。你先把clk放到低电平，然后给cs高电平，等17*36微秒时间让芯片测量模拟量。然后cs放到低电平数字量第8位就输出到data out端了，你把这个量读出来以后就可以给clk一个上升沿和一个下降沿，然后读第7位，以此类推直到8位都读完。每次给clk上升沿的时候data out会开始变成下一位。

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7楼
hawksabre| | 2012-9-27 18:21 | 只看该作者
自己多看看手册   希望对你有所帮助   呵呵

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8楼
GoldSunMonkey| | 2012-9-27 18:26 | 只看该作者
:lol

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9楼
6091820503|  楼主 | 2012-9-29 10:30 | 只看该作者
XilinxVirtex6的开发板，ML605~~ 5# GoldSunMonkey

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10楼
6091820503|  楼主 | 2012-9-29 10:34 | 只看该作者
原理图和手册上确实有，还是应该多看手册~~谢谢大家啦~

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11楼
firstshine| | 2012-9-30 18:43 | 只看该作者
有些问题要自己多看看原理图和手册就会解决

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12楼
ywert000| | 2012-9-30 21:14 | 只看该作者
手册看来很有用。多看看

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13楼
strouledfox| | 2012-9-30 21:20 | 只看该作者
问题要多研究 不要一门头只会问。要会解决。学习了

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14楼
mucanhin| | 2012-9-30 21:32 | 只看该作者
一般手册上都会有解决方法。研究下就好了

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15楼
GoldSunMonkey| | 2012-10-1 11:51 | 只看该作者
XilinxVirtex6的开发板，ML605~~ 5# GoldSunMonkey
6091820503 发表于 2012-9-29 10:30
找到了 是吧？
没有给我说声，我给你UCF

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16楼
xuehua230| | 2012-10-4 19:14 | 只看该作者
;P猴哥，好人

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