用了一款高速AD 参考电压最大只有1V，有点悲剧

只看该作者 · 2012-10-2 16:32

用了一款高速AD,ADI 公司的AD9236 精度12bit 采样率80M，FPGA的PLL 提供给采样时钟信号。我做的是两层板，采集小电压范围的信号如0.25-0.75V 的正弦波最高可到40M的采样率，跑到50M的时候信噪比就下来了。这款AD 的参考电压最大能设成1V。也就是说两个差分输入端的电压差只要超过1V 就会满量程输出0FFF。如果我要测大于1V的电压信号，是测不成了。除非做些改动。有几个问题和大家讨论下。
1.这种AD为什么把模拟输入范围搞的这么小？！
2.如果要测量最大值超过参考电压的信号，应该如何做？有人告诉我原始信号通过电阻分压，不知道这是不是通常的做法？还有什么方法没有？
3.如果改成四层板子，会不会提高采样率？

只看该作者 · 2012-10-2 18:04

不熟，一般频率越高，电压会越低，因为电压越高，上升、下降沿所需的时间越长，下、下降沿所需时间越长，频率越低。
对于输入分压方式，主要是看输入信号的变化速度，速度不高，AD的速度再高，与输入方式关系都不大。
如果输入信号的变化速度快，才要考虑好输入的方式（分压等）是否会引起信号形变。
主要考量输入电路不会对信号引起不可接受的形变，延时等就可以了。

只看该作者 · 2012-10-2 18:10

高速adc的输入范围大，则驱动或者内部buffer会带来失真，这影响另外一个指标sfdr。测量大的输入信号，最好用vga或者dga，既然你都考虑了snr。那么噪声是要考量的一个因素，用电阻分压就不怎么专业了。
另外高速的adc，还是得给一定质量的时钟，fpga给的时钟一般不够好，即使你现在用的过采样。

只看该作者 · 2012-10-4 09:30

嗯，你说的有道理，输入信号如果是高速的那么分压的确会产生信号的畸变。我这个得确定一下。那么一般的高速数据采集卡，采用的AD 是不是不能选用这种小量程的AD？ 2# lai832

只看该作者 · 2012-10-4 09:34

本帖最后由 cuianbin 于 2012-10-4 09:35 编辑

关于你说的FPGA 给出采样时钟不好的问题，我是赞同的，的确用示波器看了下 40Mhz 下 PLL 输出的波形，是个正弦波，应该是个上升沿比较陡峭的方波才对，虽然能够让AD工作，但是SNR，肯定受到影响了，只是我见过两款PCI接口的数据采集卡，时钟是由FPGA直接给出的，而且它能够做到采样率可调，专门的时钟如何能做到可调这一点？可有专门的时钟芯片？ 3# xfz