XILINX这个警告要不要管呢？

只看该作者 · 2012-10-9 21:28

经常报这个警告，很不放心啊。

WARNING DesignRules:372 - Netcheck: Gated clock. Clock net _n0019 is sourced by

a combinatorial pin. This is not good design practice. Use the CE pin to

control the loading of data into the flip-flop.

1万 · 2012-10-9 21:29

你有问题，为什么不在我去你们公司的时候问呢？

1万 · 2012-10-9 21:29

:lol

只看该作者 · 2012-10-9 21:29

快点回答啊，猴哥

1万 · 2012-10-9 21:30

如果一个时钟节点由组合逻辑驱动，那么它就形成了门控时钟了。综合器建议用组合逻辑驱动CE引脚。
为什么综合器会出现这样的警告呢？
原来门控时钟容易产生毛刺、增加延时、引起时钟漂移(Clock Skew)，并且还会降低可测性。
门控时钟引起的这些问题怎么解决呢？
用组合逻辑来驱动CE端口，而不要驱动Clock端口，这样能更好地保持同步。
说了那么多坏处，有没有好处呢？
门控时钟的好处常用在ASIC而不是FPGA中。在ASIC中可以通过门控时钟降低功耗。不过即使是在ASIC中，上述的缺点还是存在的，所以必须要小心地设计。

1万 · 2012-10-9 21:30

归根到底是你代码风格不好。以后要注意啊。

1万 · 2012-10-9 21:31

我申请开HDL 代码风格的版面还没有消息呢。

只看该作者 · 2012-10-9 21:31

支持猴哥～

只看该作者 · 2012-10-9 21:31

以后，我注意了。

只看该作者 · 2012-10-10 10:15

顶一下！！！

1万 · 2012-10-10 10:38

顶一下！！！
sherrysally 发表于 2012-10-10 10:15

谢谢啦。

XILINX这个警告 要不要管呢？

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