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XILINX这个警告 要不要管呢？

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楼主
星星之火红|  楼主 | 2012-10-9 21:28 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
XILINX, ce, ck, AC, pi
经常报这个警告，很不放心啊。

WARNING DesignRules:372 - Netcheck: Gated clock. Clock net _n0019 is sourced by

     a combinatorial pin. This is not good design practice. Use the CE pin to

     control the loading of data into the flip-flop.

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沙发
GoldSunMonkey| | 2012-10-9 21:29 | 只看该作者
你有问题，为什么不在我去你们公司的时候问呢？

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板凳
GoldSunMonkey| | 2012-10-9 21:29 | 只看该作者
:lol

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地板
星星之火红|  楼主 | 2012-10-9 21:29 | 只看该作者
快点回答啊，猴哥

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5楼
GoldSunMonkey| | 2012-10-9 21:30 | 只看该作者
如果一个时钟节点由组合逻辑驱动，那么它就形成了门控时钟了。综合器建议用组合逻辑驱动CE引脚。
为什么综合器会出现这样的警告呢？
原来门控时钟容易产生毛刺、增加延时、引起时钟漂移(Clock Skew)，并且还会降低可测性。
门控时钟引起的这些问题怎么解决呢？
用组合逻辑来驱动CE端口，而不要驱动Clock端口，这样能更好地保持同步。
说了那么多坏处，有没有好处呢？
门控时钟的好处常用在ASIC而不是FPGA中。在ASIC中可以通过门控时钟降低功耗。不过即使是在ASIC中，上述的缺点还是存在的，所以必须要小心地设计。

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6楼
GoldSunMonkey| | 2012-10-9 21:30 | 只看该作者
归根到底是你代码风格不好。以后要注意啊。

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7楼
GoldSunMonkey| | 2012-10-9 21:31 | 只看该作者
我申请开HDL 代码风格的版面还没有消息呢。

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8楼
星星之火红|  楼主 | 2012-10-9 21:31 | 只看该作者
支持猴哥～

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9楼
星星之火红|  楼主 | 2012-10-9 21:31 | 只看该作者
以后，我注意了。

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10楼
sherrysally| | 2012-10-10 10:15 | 只看该作者
顶一下！！！

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11楼
GoldSunMonkey| | 2012-10-10 10:38 | 只看该作者
顶一下！！！
sherrysally 发表于 2012-10-10 10:15
谢谢啦。

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