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verilog语言中always语句使用

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robbins37|  楼主 | 2012-10-10 18:05 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
Verilog语言, 时钟, edge, os, se
请问大家，always@(posedge clk)这个语句，clk一般是外部时钟输入管脚的时钟信号，那么问题来了，如果clk是用锁相环产生的时钟输出，可以用在always@语句中吗，也就是说always语句能够判断输出时钟的上升沿或者下降沿吗？

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GoldSunMonkey| | 2012-10-10 18:14 | 只看该作者
肯定可以的。

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板凳
dwananqinyan| | 2012-10-10 19:31 | 只看该作者
可以。PLL只是把一个时钟信号做分频或者倍频，移相等处理，它的输出还是一个时钟信号，所以说还是可以检测到上升沿和下降沿。

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地板
dousfoulexd| | 2012-10-10 20:09 | 只看该作者
不管是外部时钟，还是用内部的PLL，都可以判断出时钟的上升沿和下降沿

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5楼
GoldSunMonkey| | 2012-10-10 21:04 | 只看该作者
;P你们都跟我争

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6楼
s14432| | 2012-10-11 13:54 | 只看该作者
答案当然是肯定的，lz看一下器件结构。。。

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7楼
GoldSunMonkey| | 2012-10-11 18:10 | 只看该作者
答案当然是肯定的，lz看一下器件结构。。。
s14432 发表于 2012-10-11 13:54
必须的：）

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