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DSP的硬件设计

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小小猫咪|  楼主 | 2012-10-10 19:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
zwll| | 2012-10-10 19:13 | 只看该作者
1.要考虑时序要求;2.要考虑EMI的要求;3.要考虑高速的要求;4.要考虑电源的要求。

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板凳
chuxh| | 2012-10-10 19:15 | 只看该作者
时钟电路选择原则
1,系统中要求多个不同频率的时钟信号时,首选可编程时钟芯片;
2,单一时钟信号时,选择晶体时钟电路;
3,多个同频时钟信号时,选择晶振;
4,尽量使用DSP片内的PLL,降低片外时钟频率,提高系统的稳定性;
5,C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片内无振荡电路,不能用晶体时钟电路;
6,VC5401、VC5402、VC5409和F281x等DSP时钟信号的电平为1.8V,建议采用晶体时钟电路

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地板
llljh| | 2012-10-10 19:16 | 只看该作者
未用的输入/输出引脚的处理
1,未用的输入引脚不能悬空不接,而应将它们上拉活下拉为固定的电平
1)关键的控制输入引脚,如Ready、Hold等,应固定接为适当的状态,Ready引脚应固定接为有效状态,Hold引脚应固定接为无效状态
2)无连接(NC)和保留(RSV)引脚,NC 引脚:除非特殊说明,这些引脚悬空不接,RSV引脚:应根据数据手册具体决定接还是不接
3)非关键的输入引脚,将它们上拉或下拉为固定的电平,以降低功耗
2,未用的输出引脚可以悬空不接
3,未用的I/O引脚:如果确省状态为输入引脚,则作为非关键的输入引脚处理,上拉或下拉为固定的电平;如果确省状态为输出引脚,则可以悬空不接

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dingy| | 2012-10-10 19:17 | 只看该作者
5V/3.3V如何混接?
TI DSP的发展同集成电路的发展一样,新的DSP都是3.3V的,但目前还有许多外围电路是5V的,因此在DSP系统中,经常有5V和3.3V的DSP混接问题。在这些系统中,应注意: 1)DSP输出给5V的电路(如D/A),无需加任何缓冲电路,可以直接连接。 2)DSP输入5V的信号(如A/D),由于输入信号的电压>4V,超过了DSP的电源电压,DSP的外部信号没有保护电路,需要加缓冲,如 74LVC245等,将5V信号变换成3.3V的信号。 3)仿真器的JTAG口的信号也必须为3.3V,否则有可能损坏DSP。

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llljh| | 2012-10-10 19:20 | 只看该作者
楼上几位很详细,楼主多看看把

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小小猫咪|  楼主 | 2012-10-10 19:21 | 只看该作者
嗯,知道了,多谢啦,我好好瞅瞅

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小小猫咪|  楼主 | 2012-10-10 19:21 | 只看该作者
先结贴了

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9
comeon201208| | 2012-10-11 13:48 | 只看该作者
跟楼上各位学习啦,很不错的介绍的

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hawksabre| | 2012-10-11 18:50 | 只看该作者
主要考虑时序约束问题   电磁干扰问题   最大的电磁干扰来源是电源这块   所以电源需要考虑仔细   未用的端口一定不能悬空    最好设置为高电平输出        这个问题 基本上属于仁者见仁智者见智的问题   呵呵希望对楼主有帮助

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lasbell2012| | 2012-10-12 21:20 | 只看该作者
数字电路最怕的就是干扰信号,因此电磁屏蔽设计是要考虑的

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