做FPGA设计的工作也有一段时间了,有过问题迎刃而解的快乐,也有过苦苦寻求结果和答案的痛苦历程.现在就把我个人曾经在项目中经常遇到的问题和犯的错误总结一下.希望对大家有启示和帮助:
1)FPGA和其他电路的接口部分的时序要处理好,要考虑到信号进入FPGA之前的线路延迟.要想清楚进入FPGA的数据和时钟的相位关系.
2) 若FPGA设计中,有全数字锁相环,那么要用示波器测试一下全数字锁相环是否锁定.保证全数字锁相环时正常工作的
3)扇出很大的信号,尽量使用全局时钟资源.
4)如果系统的时钟频率较高时,尽量采用同步设计.
5)您检查代码和硬件电路很常时间都未果时,那么看看您的FPGA的引脚分配是否有错误.我前几天的一个项目就是有一根SRAM的地址线分配错了.郁闷了我一周多. |
楼主
