可综合模块module
anddf(out_c,in_a1,in_a2);
output out_c;
input in_a1,in_a2;
assign out_c=in_a1&&in_a2;
endmodule
测试块
`timescale 10ns/1ns
module test;
wire out_c;
reg in_a1,in_a2;
anddf faaa(out_c,in_a1,in_a1);
initial
begin
in_a1=1'b0;
in_a2=1'b0;
#10 in_a1=1'b1;
#10 in_a2=1'b1;
#10 in_a1=1'b0;
#10 in_a2=1'b0;
end
endmodule |
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