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VerilogHDL仿真中的宏定义方式

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shang651|  楼主 | 2012-10-18 21:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
条件编译
1)Command-line plus argument
+define+MacroName
-define MacroName(wolf评论:应该可以,小心验证,大胆使用!)
+define+<Macro1>+<Macro2>+…… +<MacroN>
2)compiler directive
`define MacroName
主要应用于条件编译,如下
'ifdef MacroName
    语句块1;
'else
    语句块2;
'endif
2、文本替换
1)Command-line plus argument
+define+MacroName=“<macro_string>”
2)compiler directive
`define <MacroName> <macro_string>
应用举例。
`define wordsize 8
reg [1:`wordsize] data;

注意:
+define+MacroName不要与+String 混淆;
+String与$test$plusargs配合使用;

+define+MacroName=“<macro_string>”不要与+string=variable混淆,
+string=variable与$value$plusargs配合使用;

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