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Quaruts II 编译向量的数组报错

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楼主
kun5979|  楼主 | 2012-10-19 15:15 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
向量, 编译, TE, verilo, verilog
就是这一句
input [5:0] data[3:0];

Error (10773): Verilog HDL error at bubbleup.v(4): declaring module ports or function arguments with unpacked array types requires SystemVerilog extensions

请问这样定义有什么问题吗，那数组应该怎样定义

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沙发
GoldSunMonkey| | 2012-10-20 14:08 | 只看该作者
这明显是SystemVerilog的语法啊。

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板凳
GoldSunMonkey| | 2012-10-22 17:07 | 只看该作者
:lol

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地板
as@yangjun| | 2013-2-22 15:26 | 只看该作者

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5楼
ifpga| | 2013-2-22 16:23 | 只看该作者
我在 lattice Diamonds 里用过，可以的，Quartus里没试过
还有，会不会是接口部分不能这样定义
可以，把接口定义成一维的
然后，将数组声明到模块中

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