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3 合理的逻辑延迟 •如果低于60％的时序安排是用于逻辑延迟的，则布局布线工具可以轻松地满足约束
• 在60%到80%之间, 软件运行时间急剧增长（布局布线工具需要使用大量的时间来计算布线路径）
• 超过80%, 可能会很难实现布线目标
4 如何阅读报告 •设计在FPGA上成功的实现意味着意味着你的设计符合面积和性能目标
•映射报告提供了资源的利用率与可行性（Map Report）
•映射前的静态时序报告提供信息，以建立合理的时序约束（Post-Map Static Timing Report）
•布局布线后的静态时序报告告知设计是否满足时序约束（Post-Place & Route Static Timing Report）
Without global timing constraints:Logic is placed randomly
With global timing constraints (OFFSET):Logic is placed to result in a faster design
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