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FPGA Design Flow 学习笔记（6）

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星星之火红|  楼主 | 2012-10-22 21:22 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
学习笔记, Design, FPGA, 触发器, 触发
同步电路（Synchronization Circuits）
• 什么是同步电路？
  • 捕获输入的异步信号，并在时钟的边沿将其输出
• 为什么使用同步电路？
–  阻止建立与保持时间的违规（违反时序约束）
–  更可靠的设计
•何时使用同步电路？
  • 信号在不相关联的时钟域间存在交叉
•  在相关联的时钟域间，相对的周期约束足够充分
–  芯片的输入为异步输入
建立与保持时间违规（setup and hold time violations）
• 触发器的输入变化太靠近时钟边沿时，违规发生
• 三种可能的结果
  • 触发器锁住了旧的数据
  • 触发器锁住了信电的数据
  • 触发器的输出为亚稳态

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沙发
星星之火红|  楼主 | 2012-10-22 21:23 | 只看该作者



亚稳态（Metastability）
•触发器的输出进入一个过渡状态
– 既不是合法的0，也不是合法的1
• 其输出可能被一些负载解释为1，也可能解释为0
– 在被合法的0或者1复位或者置位之前，将保持这种不稳定的输出状态
• 从统计学角度看，亚稳态的发生概率只能尽量减少，无法完全消除
•平均故障间隔时间(MTBF)触发器的恢复时间呈指数相关
–几个ns的额外的恢复时间可以大大减少亚稳态事件发生的几率

下一次会列举几个典型的同步电路。

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