RapidIO设计实例

只看该作者 · 2012-10-26 12:57

我用的是ISE13.3，按照datasheet里面的步骤生成的rapidIO 核，用chipscrope看不到波形，用modelsim仿真时也出错（用datasheet里面提供的仿真命令），求高手指点

1万 · 2012-10-26 23:05

没有license？

只看该作者 · 2012-10-29 12:10

license 有的，我自己在xilinx官方网站申请的120天的评估版的license

只看该作者 · 2012-10-29 12:29

这两天被安排去改bug去了，在实验基地没有办法上网，不好意思。流程是这样的，我先用core generator 按照默认设置生成了IP核，然后使用datasheet里面提供的命令，implement.bat 对设计实例进行了实现，实现后生成了routed.bit 文件，最后用chipscrope analyzer 下载BIT文件进行配置后，设置GO = '1' 后，无法看到相应的波形。

1万 · 2012-10-29 13:02

这两天被安排去改bug去了，在实验基地没有办法上网，不好意思。流程是这样的，我先用core generator 按照默认设置生成了IP核，然后使用datasheet里面提供的命令，implement.bat 对设计实例进行了实现，实现后生成了r ...
wyjazy 发表于 2012-10-29 12:29

不行你就重新建工程然后试一试，不要用命令等等。

只看该作者 · 2012-10-29 14:20

你指的重建工程是重新建立一个工程，然后将相应的设计实例中的文件添加到工程中吗？

1万 · 2012-10-29 14:57

你指的重建工程是重新建立一个工程，然后将相应的设计实例中的文件添加到工程中吗？
wyjazy 发表于 2012-10-29 14:20

是的。

1万 · 2012-10-29 23:11

怎么样了？

只看该作者 · 2012-10-31 15:07

我自己建了工程然后将相关的文件全部添加到新的工程，综合可以通过，translate也可以通过，但是map遇到了问题，和以前问题一样。我估计是因为设计实例添加了chipscrope仿真核的原因。仿真部分，我通过了，用的是设计实例自带的do文件，但是里面有的参数配置有问题，我自己做了修改后就通过了。但是chipscrope仿真部分仍然看不到波形。

只看该作者 · 2012-10-31 15:12

如果实现RapidIO的发送请求功能，我是不是在设计实例里面的user_top模块里面的虚拟IO部分的接口，连接出来就可以了啊？？？

只看该作者 · 2013-5-14 14:48

我的也没有波形，怎么回事，但有几个信号信号的右边会出现上下箭头的标志。

只看该作者 · 2013-6-24 11:21

楼主，rapidio整明白了吗？求教，新手。能不能将经验分享一下，怎么调试的啊？那个do和implement.bat怎么用？

1万 · 2013-6-24 23:35

fenglema 发表于 2013-6-24 11:21
楼主，rapidio整明白了吗？求教，新手。能不能将经验分享一下，怎么调试的啊？那个do和implement.bat怎么用 ...

那个你可以不用

只看该作者 · 2013-8-6 08:42

GoldSunMonkey 发表于 2013-6-24 23:35
那个你可以不用

双击无反应。。。。。我感觉那个rapidio改下底层ram就可以读传来的数据，只不过没找到那个ram在哪。。。。。。。。。无语了，狂汗

1万 · 2013-10-8 22:58

fenglema 发表于 2013-8-6 08:42
双击无反应。。。。。我感觉那个rapidio改下底层ram就可以读传来的数据，只不过没找到那个ram在哪。。。 ...

他很多东西都是网表啊

只看该作者 · 2013-10-17 17:32

GoldSunMonkey 发表于 2013-10-8 22:58
他很多东西都是网表啊

猴哥可算是回帖了，我发了个贴子，rapidio的帮忙看看啊！非常感谢
[FPGA] XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore [复制链接] 未结帖(5)
XILINX Rapidio 使用探讨---我又回来了，不信整不明白这IPcore
https://bbs.21ic.com/forum.php?mod=viewthread&tid=629399&fromuid=696739

只看该作者 · 2015-9-17 10:20

我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件

RapidIO设计实例

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