[CPLD]

请问没有使用FPGA管脚的输出的是什么状态

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zy7598865|  楼主 | 2012-10-30 13:11 | 显示全部楼层 |阅读模式
板子A上有两片FPGA,板子B上有两片FPGA,
板子A上的FPGA1上有个管脚L1与FPGA2的W1相连,
板子B上的FPGA1上有个管脚L2与FPGA2的W2相连,
板子A上的FPGA1上有个管脚L1又与板子B上的FPGA1上有个管脚L2相连。但是现在板子A的FPGA1管脚L1产生一个脉冲,但是我在L2上看怎么一直是拉高的。。。。(W1,W2虽然接了线,但是没有使用的,都没接上拉电阻)


还想请问下FPGA没使用的管脚一般是什么状态呢

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Backkom80| | 2012-10-30 13:34 | 显示全部楼层
在Generate Programing File的属性在选,可以上拉,下拉,三态。

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zy7598865|  楼主 | 2012-10-30 18:26 | 显示全部楼层
2# Backkom80

噢,这样看来,默认的这些IOB端口都是下拉,那就是都是0了,3Q

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星星之火红| | 2012-10-30 20:51 | 显示全部楼层
:)

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xuehua230| | 2012-10-30 21:06 | 显示全部楼层
记得猴哥有**啊。

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GoldSunMonkey| | 2012-10-30 21:59 | 显示全部楼层
供参考

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