求教关于状态机!!!

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 楼主| seavend0603 发表于 2012-11-2 15:01 | 显示全部楼层 |阅读模式
我现在用的是ISE13.1,我看教程,编写状态机时有个State CAD,可以绘制状态图然后直接生成verilog,我这个怎么找不到呢。

在工程添加文件时,怎么没有教程里的state Diagrm 这个选项


最后个我自己用verilog写了个状态机,请问综合后在ISE上能看到状态转移图吗,我只能看到RTL电路图。

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GoldSunMonkey 发表于 2012-11-2 16:00 | 显示全部楼层
The State Diagram Editor (StateCAD) has been deprecated in ISE 11.1. Xilinx will no longer be
making bug fixes or enhancements to State Diagram Editor or
upgrading to support new operating systems. As such, the sc.exe delivered in ISE
10.1 is the final version.

Users who desire to use the State Diagram Editor may use it as a standalone
application from an ISE 10.1installation.
From the State Diagram Editor, the user may generate HDL and use it as a source
file in an ISE 11.1 (or any other version) project.
 楼主| seavend0603 发表于 2012-11-2 16:40 | 显示全部楼层
2# GoldSunMonkey

那我用.v文件写了个状态机 就没法综合看状态图了啊,是不是哦~~
xiao6666 发表于 2012-11-4 20:13 | 显示全部楼层
猴哥。。。不错。
GoldSunMonkey 发表于 2012-11-4 20:37 | 显示全部楼层
2# GoldSunMonkey  

那我用.v文件写了个状态机 就没法综合看状态图了啊,是不是哦~~
seavend0603 发表于 2012-11-2 16:40
软件都没有了,肯定不能。
GoldSunMonkey 发表于 2012-11-4 20:38 | 显示全部楼层
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