ACTEL专题讲座(3): IGLOO—业界最低功耗的FPGA

只看该作者 · 2012-11-5 12:56

[size=13.63636302947998px] 随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。因此，功耗已经成为深亚微米集成电路设计中的一个重要考虑因素。为了使产品更具竞争力，工业界对芯片设计的要求已从单纯追求高性能、小面积转为对性能、面积、功耗的综合要求。
芯片对功耗的苛刻要求源于产品对功耗的要求，由于集成电路的迅速发展和对消费类电子产品——特别是便携式（移动）电子产品的需求日新月异，使得设计者对电池供电的系统已不能只考虑它优化的两个方面——速度和面积，而必须要注意它已经表现出来的且变得越来越重要的第三个方面——功耗，这样才能延长电池的寿命和电子产品的运行时间。
本文主要介绍基于FPGA功耗的相关知识，例如：功耗的分类、功耗的组成、如何降低功耗以及选择一个合适的低功耗器件等，让读者对FPGA的功耗具有感性的认识。
1.1 FPGA功耗的基本概念
1.1.1 功耗的组成
无论是FPGA还是MCU，功耗的一般都是由两部分组成：静态功耗和动态功耗，静态功耗主要是由晶体管的漏电流引起，由源极到漏极的漏电流以及栅极到衬底的漏电流组成；动态功耗主要由电容充放电引起，其主要的影响参数是电压、节点电容和工作频率，可以用公式1-1表示。

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                                       公式1-1
1.1.2 静态功耗
静态功耗主要是由漏电流引起，漏电流是在芯片上电的时候，无论是处于工作还是处于静止状态，都一直会存在的一个电流，来源于晶体管的三个极，如图 1.1所示，它分为两部分，一部分是来自源极到漏极的泄漏电流IS-D，另一部分是来自栅极到衬底的泄漏电流IG，漏电流与晶体管的沟道长度和栅氧化物的厚度成反比。
源极到漏极的泄漏电流IS-D：也称为亚阀值电流，是泄漏的主要原因，我们都知道MOS管在关断的时候，沟道阻抗非常大，但是再大都会有一个值，所以只要芯片供电必然会存在一个从源极到漏极的泄漏电流，随着半导体工艺不断先进，晶体管尺寸不断减小，沟道长度也逐渐减小，使得沟道阻抗变小，从而IS-D变得越来越大，而且源极到漏极的漏电流随温度增加呈指数增长，例如：结温从25℃上升到85℃时源极到漏极的泄漏电流会增加5倍之多。
栅极到衬底的泄漏电流IG：虽然没有亚阀电流那么关键，但是也非常重要，栅极的漏电流随着栅氧化物的厚度减小而增大，特别在65nm、45nm的技术中显得尤为突出。

                           图 1.1 漏电流示意图

只看该作者 · 2012-11-5 12:57

[size=13.63636302947998px]1.1.3 动态功耗
动态功耗主要由电容充放电引起，如图 1.2所示，它与三个参数有关：节点电容、工作频率和内核电压，它们与功耗成正比例关系，如公式1-1所示，节点电容越大、工作频率越高、内核电压越大，其动态功耗也就越大。而在FPGA中动态功耗主要体现在存储器、内部逻辑、时钟、I/O消耗的功耗，如图 1.2所示，在一般的设计中，动态功耗占据了整个系统功耗的90%以上，是主导性的功耗，所以降低动态功耗是降低整个系统功耗的关键因素。
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                           图 1.2 动态功耗的组成
1.1.4 降低功耗带来的好处
我们一直强调低功耗，但是功耗的增加到底会给我们带来哪些不利因素呢？或者说降低功耗会给我们带来哪些好处呢？
 1.低功耗的器件可以实现更低成本的电源供电系统，电源成本0.5~1美金/瓦，另外更简单的电源系统意味着更少的元件和更小的PCB面积，同样可以降低成本；
 2.可以更少的热问题，更小的功耗引起的结温更小，因此可以防止热失控，可以少用或不用散热器，例如：散热风扇、散热片等；
 3.更高的系统可靠性，降低功耗可以降低结温，而结温的降低可以提高系统的可靠性，另外较小的风扇或不使用风扇可以降低EMI；
 4.延上器件的使用寿命，器件的工作温度每降低10℃使用寿命延长一倍。
所以对于FPGA而言，降低功耗的根本在于直接提高了整个系统的性能和质量，并减少了体积，降低了成本，对我们的产品有着非常大地促进作用。
1.1.5 如何降低FPGA功耗
我们知道FPGA主要的功耗是由静态功耗和动态功耗组成，降低FPGA的功耗就是降低静态功耗和动态功耗。而静态功耗除了与工艺有关外，与温度也有很大的关系，一方面需要半导体公司采用先进的低功耗工艺来设计芯片，降低泄漏电流，对于我们来说可以选择一个低功耗的器件，另一方面可以通过降低温度、结构化的设计来降低静态功耗；而动态功耗与节点电容、内核电压、工作频率有关，所以同样选择一款节点电容小、内核电压低的器件由为重要，并在实际设计过程中，在满足功能、性能的前提下尽可能降低工作频率，所以降低功耗可以通过图 1.3所示的几种方式进行。

                                    图 1.3 降低功耗的方法
在所有降低功耗的措施中，选择一个合适的低功耗器件起到了决定性的作用，它所带来的效果将是立竿见影的，而且无需花费大量的时间、精力和成本去做额外的措施，所以选择一款低功耗的FPGA器件有助于我们提高产品的性能，降低产品的成本，而且可以提高产品的可靠性，下面将介绍Actel一款业界最低功耗的FPGA——IGLOO，了解它给我们所带来的“清凉”感觉。
1.2 业界最低功耗FPGA——IGLOO
   Actel的IGLOO器件源于ProASIC3系列，保持了原有ProASIC3的所有特性：单芯片、高安全性、高可靠性、高性能、低功耗、低成本等，并对低功耗的特性作了加强，实现了业界最低功耗的FPGA，其独特的Flash*Freeze模式可以达到最低2μW（IGLOO的Nano系列）的静态功耗，并能保存RAM和寄存器的状态。IGLOO具有如下特点：
 1.系统门数从10K~3000K； 2.高达504Kbit的RAM和1Kbit的非易失性FROM；
 3.具有128位的FlashLock和AES加密功能；
 4.具有Flash*Freeze模式，最低功耗可达2μW；
 5.内核电压可以1.2V或1.5V；
 6.最小4mm*4mm封装，适合手持设备的应用。
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  我们来了解下IGLOO为什么可以做到如此低的功耗，主要是由以下几个原因决定。

只看该作者 · 2012-11-5 12:57

1.2.1 独特的Flash开关

[size=13.63636302947998px] IGLOO采用了低功耗的Flash开关，如图 1.4中所示，Flash开关只需要两个晶体管，而SRAM的开关至少需要4个以上的晶体管，更少的晶体管具有更小的容性负载，更少的漏电流，从而具有更低的功耗。并且Flash技术的开关具有非易失性的特点，使得IGLOO无需配置芯片，从而较SRAM的FPGA少了上电的启动电流和配置电流，而一般SRAM的FPGA启动电流都需要几百毫安甚至几安培，配置电流也需要几十毫安，不适合用于电池供电的系统。

[size=13.63636302947998px] 图 1.4 Flash开关和SRAM开关的对比
1.2.2 更低的内核电压

[size=13.63636302947998px] IGLOO的内核可以支持1.2V或1.5V供电，1.2V的内核电压比1.5V的内核电压可以节省36%的动态功耗，可由公式1-1推导出，动态功耗与内核电压的平方成正比，所以1.2V的IGLOO系统比1.5V内核电压的系统可以节省更多的功耗，如图 1.5所示。

[size=13.63636302947998px] 图 1.5 1.2V与1.5V系统的功耗对比
1.2.3 低功耗的Flash*Freeze模式

[size=13.63636302947998px] IGLOO具有一种独特的Flash*Freeze模式，在这种模式下可以让FPGA进入睡眠状态，在这种模式下最低的功耗可达2μW（IGLOO的Nano系列），并且能够保存RAM和寄存器的状态，进入和退出这种模式只需要通过一个FPGA的Flash*Freeze引脚控制即可，进入和退出只需要1μs的时间，非常的方便，如图 1.6所示。

[size=13.63636302947998px] 图 1.6 [size=13.63636302947998px] Flash*Freeze的操作模式

只看该作者 · 2012-11-5 21:50

[size=13.63636302947998px]1.2.4 具有低功耗布局布线工具
Actel提供免费的开发环境——Libero，并充分考虑了低功耗的设计，在软件中增加了功耗驱动的布局布线，在该方式的驱动下，软件自动以最低功耗的方式来布局并走线，类似于PCB绘制时的布局与走线，其中影响最大的是时钟的走线，因为在大部分的设计中时钟对功耗的影响起了关键性的作用。图 1.7所示即为经过功耗驱动的布局布线以后的结果，时钟走线变得更有规则，连线也尽量做到了最短，从而大大降低了功耗，通过该方式最大可以节省30%的功耗。

图 1.7 功耗驱动布局布线后的时钟网络
1.3 小结
本文主要介绍了功耗的相关概念，包括功耗由什么组成、降低功耗带来的好处、如何降低功耗，并给大家呈现了一款低功耗的FPGA器件——IGLOO，为大家在低功耗的设计中提供了更多的选择，若有更多的需求可以与我们联系，并能关注下期的FPGA专题技术讲座。

ACTEL专题讲座(3): IGLOO—业界最低功耗的FPGA

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