Xilinx DDR3控制器接口带宽利用率测试(二）

发表于 2012-11-6 22:29

一.单Bank多行切换测试：
描述：单Bank内行切换时，每次打开一个Row，进行一次写操作以后，必须重新打开另外一个Row，才能进行该Row的写操作。两个Row打开操作有时间间隙要求，打开Row到写操作也有时间间隙要求。因此导致单Bank内行切换时，带宽利用率极低。图中每个写操作中8个数据有效，后8个数据无效。因此，在一个写操作所占用的时间内，有效时间仅有8ns，无效时间为60ns，导致总的带宽利用率仅为8/68=11.8%。

图2 单Bank多行切换时序图

发表于 2012-11-6 22:29

二.两Bank不换行平滑过渡测试
描述：先在Bank0的同一个Row内连续写8次然后过渡到Bank1的同一个Row内连续写8次。可以在Bank0的写操作过程中打开Bank1的一个Row，而不影响Bank0的写操作。由于提前了足够的时间打开Bank1，那么等Bank0的写操作结束后，可以直接平滑的过渡到Bank1的写操作阶段，中间没有等待。在不考虑DDR3的定时充电对带宽的消耗，以及读写切换对带宽的消耗，这种工作模式的带宽利用率接近100%。这种应用模式很适合于数据的连续缓存，可以使带宽利用率最大化。

图3 两Bank不换行平滑过渡时序图

发表于 2012-11-6 23:05

谢谢分享。

发表于 2012-11-7 09:00

发表于 2012-11-8 00:16

发表于 2012-11-8 00:29

发表于 2024-11-28 14:47

星星之火红发表于 2012-11-6 22:29
二.两Bank不换行平滑过渡测试
描述：先在Bank0的同一个Row内连续写8次然后过渡到Bank1的同一个Row内连续写8 ...

这个带宽利用率接近100%很吸引人，可是我没有理解楼主的意思。
如果仅仅使用两个bank，向里面写数，过一个不可确定的时间再读出来。地址可以连续，怎么能达到50%的利用率呢？非常感谢！
只要能超过50%，给出什么限制都可以。也可以用4个bank或者8个bank。
当我连续地写和读的时候，利用率超过36%就会出现AXI接口等待而被迫降速现象。

发表于 2024-12-1 20:53

还有同行愿意指教的吗？

发表于 2024-12-3 10:48

学习了

Xilinx DDR3控制器接口带宽利用率测试(二）

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