Xilinx DDR3控制器接口带宽利用率测试<四>

只看该作者 · 2012-11-6 22:33

五.相同Bank同一行读写切换测试
描述：在此项测试中，发起四次读写访问，其中读写操作分别间隔开，四次读写操作访问的地址都是同一个，由此观察读写切换引入的带宽开销。由图可见，在执行完一次读/写操作后，即使下一次写/读操作的地址不变，也不能立即执行下一个命令，必须等待一段时间。经测量，发现在连续的读写切换过程中，一组读写操作所需总时间为8000ps+23508ps+8000ps+40492ps=80ns，其中有效时间为16ns，带宽利用率为20%。
图6 相同Bank同一行读写切换时序图

只看该作者 · 2012-11-6 22:34

六.相同Bank不同行读写切换测试

描述：在此项测试中，发起四次读写访问，其中读写操作分别间隔开，四次读写操作访问的地址在相同Bank的不同行，由此观察读写切换引入的带宽开销。由图可见，由于读写切换以及行切换，在连续的读写切换过程中，一组读写操作所需总时间为8000ps+35508ps+8000ps+76492ps=128ns，其中有效时间为16ns，带宽利用率为12.5%。

图7 相同Bank不同行读写切换时序图

只看该作者 · 2012-11-6 22:43

图文并茂啊。

1万 · 2012-11-6 23:02

值得学习啊。

Xilinx DDR3控制器接口带宽利用率测试<四>

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