发新帖我要提问
返回列表
打印

FPGA构建iic时序

[复制链接]
1404|2
手机看帖
扫描二维码
随时随地手机跟帖
跳转到指定楼层
楼主
cjunrong|  楼主 | 2012-11-7 10:28 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, iic, 时序, 寄存器, 电平
第一次发帖
采用状态机编写，驱动PCF8591进行单通道AD转换
采用时钟为50M
state是状态寄存器
stemp是控制八次循环计数寄存器
data是读取数据暂存寄存器
out-data是输出寄存器
scl_high是scl高电平时间的中间点，即数据最佳变换点
scl_low是scl低电平时间的中间点，即数据最佳变换点

仿真时序图.jpg (155.02 KB )

仿真时序图

仿真时序图

fpga_iic.zip

1.06 KB

v文件

使用特权

评论回复 赏
评分
参与人数 2威望 +2 收起 理由
forgot + 1
xlhtracy + 1 原创内容

相关下载

相关帖子
沙发
xlhtracy| | 2012-11-8 13:23 | 只看该作者
支持楼主的第一帖 :lol

使用特权

评论回复 赏
板凳
forgot| | 2012-11-8 14:40 | 只看该作者
第一帖很NICE！

使用特权

评论回复 赏
返回列表
发新帖 我要提问
高级模式
B Color Image Link Quote Code 收费 Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

cjunrong

0

主题

5

帖子

0

粉丝