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FPGA构建iic时序

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楼主
cjunrong|  楼主 | 2012-11-7 10:28 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
FPGA, iic, 时序, 寄存器, 电平
第一次发帖
采用状态机编写，驱动PCF8591进行单通道AD转换
采用时钟为50M
state是状态寄存器
stemp是控制八次循环计数寄存器
data是读取数据暂存寄存器
out-data是输出寄存器
scl_high是scl高电平时间的中间点，即数据最佳变换点
scl_low是scl低电平时间的中间点，即数据最佳变换点

仿真时序图.jpg (155.02 KB )

仿真时序图

仿真时序图

fpga_iic.zip

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沙发
xlhtracy| | 2012-11-8 13:23 | 只看该作者
支持楼主的第一帖 :lol

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板凳
forgot| | 2012-11-8 14:40 | 只看该作者
第一帖很NICE！

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