allegro SI ddr2仿真时的数据信号上/下冲问题

只看该作者 · 2012-11-8 16:27

本帖最后由 ADaiPlay 于 2012-11-11 18:05 编辑

第一次画板，要对DDR2的信号线进行一下仿真。
我用的是DDR2-533。有资料里说，仿真的时候，时钟应该这样设置：

反应到PCB SI 里面是不是这里设置为267M呢：

我用参数533和267的仿真结果相差很多，个人认为如果是267的话，那么我的波形还可以接受，如果是533的话，那就完了。
下面是分别用这两个参数的仿真结果：
267MHz：

533MHz：

求解。

只看该作者 · 2012-11-9 09:14

没有人遇到过这个问题吗？:o

只看该作者 · 2012-11-9 16:30

本帖最后由 ADaiPlay 于 2012-11-9 16:32 编辑

在仿真数据接口的时候，结果也是比较怪异：将2416的引脚作为驱动端，得到的信号波形如下：(上述参数为267MHz)

但是将DDR作为驱动端得出的波形就乱套了，上冲和下冲很严重啊：

由于这方面刚入门，很多现象不知所以然，真心求教。

只看该作者 · 2012-11-9 21:57

根据这张图，假设以DDR-533为例，是不是可以理解为，除DATA以外的信号最大周期为267MHz，而DATA的最大周期为533MHz呢？

。

只看该作者 · 2012-11-11 16:22

关于DDR-533的数据接口频率问题，想明白了，是和时钟频率相同，267MHz，没有问题。

那么剩下的就是从DDR发出的信号到2416接收到的信号上冲问题了，从上面的仿真结果可以看到，信号的最大电压已达到2.4V，超出DDR的正常电压1.8V达0.6V，会不会造成2416芯片损坏呢？
我从2416的手册上看到有这么一项：

在Vih里面没有标出最大输入电压，是不是说，2.4V电压时可以接受的呢？

只看该作者 · 2012-11-11 21:53

在SI里面仿真，我把走线的特征阻抗调节到60ohm和100ohm的结果相差不大，表层和中间层的特征阻抗相同或者不同对仿真结果的影响也不大，:dizzy:

嗨，一直是一个人独唱啊，没有人搭理呢

只看该作者 · 2012-11-13 18:10

感觉这种问题应该有人遇到过啊:o

只看该作者 · 2012-11-14 10:42

有2.4V的电压，是你的寄存器配制有问题。

说到仿真问题，如果不会（没有仿真验证经验或深厚的理论基础），请不要相信软件出的结果。

只看该作者 · 2012-11-14 23:16

这个仿真出来的电压和寄存器配置也有关系吗？
第一次画板子，本来是想靠仿真增强点信心呢，看来是事与愿违了:lol
8# Forward001

只看该作者 · 2013-1-17 18:08

按照256MHz仿真的，板子上软件测试的时候才发现软件跑的频率是133MHz，133MHz跑起来无压力，有时间再测试一下266MHz的情况吧。

只看该作者 · 2013-2-25 09:24

见识了，谢谢！！！！！

只看该作者 · 2013-7-23 17:41

我是来学习的

,谢谢

只看该作者 · 2013-7-23 17:53

仿真设置不正确的话，仿真结果完全不可信。

只看该作者 · 2013-7-23 17:54

仿真设置不对的话，仿真结果完全不可信。收端没有加端接就会过冲很大

只看该作者 · 2013-10-17 16:42

不错，哈哈。

只看该作者 · 2013-10-17 16:43

ADaiPlay 发表于 2012-11-9 21:57
根据这张图，假设以DDR-533为例，是不是可以理解为，除DATA以外的信号最大周期为267MHz，而DATA的最大周 ...

这个CMD是什么信号？

只看该作者 · 2013-10-20 13:03

yidanshuxuexi 发表于 2013-10-17 16:43
这个CMD是什么信号？

读写等控制信号，这里不是某根具体线的意思，而是一组命令控制线的代表

allegro SI ddr2仿真时的数据信号上/下冲问题

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