VHDL FOR LOOP 应用问题

只看该作者 · 2012-11-12 13:26

本帖最后由 nono2000 于 2012-11-12 13:38 编辑

signal  IO : std_logic_vector(7 downto 0);
  ...........................................................................
      process(IO_en,IO_arr)
         begin
         IO <= IO_arr(0); <--- 为什么要这行?
         for i in 1 to ext_mux_in_num-1 loop
            if IO_en(i)='1' then
            IO <= IO_arr(i);
            end if;
         end loop;
         end process;
请问我搞不懂 IO 最後值?

Verilog "for"应用我知道,但是  vhdl 实在不知道,......
谁人告诉我 VHDL FOR 动作流程?

只看该作者 · 2012-11-12 21:33

坐等猴哥。

1万 · 2012-11-12 21:41

1. 那一行是把第0位的付给 IO.
2. 以后开始循环，如果中间出现了IO_EN（I）为1的情况，就把这个第I位的付给IO.

IO最后的值，要么等于第0位，要么等于最后一位出现IO_en=1的那一位

1万 · 2012-11-12 21:41

明白了么？？

只看该作者 · 2012-11-12 22:16

本帖最后由 nono2000 于 2012-11-12 22:19 编辑

1. 那一行是把第0位的付给 IO.
2. 以后开始循环，如果中间出现了IO_EN（I）为1的情况，就把这个第I位的付给IO.

IO最后的值，要么等于第0位，要么等于最后一位出现IO_en=1的那一位 ...
GoldSunMonkey 发表于 2012-11-12 21:41

你是所谓的开始循环,是每次(IO_en,IO_arr)发生变动时才会判断
但是如果IO_EN（I）多位元为 "1" 时,他该怎么输出?

例如: IO_EN（0）= 1 及 IO_EN（2）= 1 时,那么 IO 的值是多少?

Verilog "for" 可以用 case 展开结果,但是 VHDL 是否可用 case 展开?