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管脚绑定有问题，能救吗？

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hotsauceisme|  楼主 | 2012-11-13 19:30 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
管脚, AD, 时钟, FPGA, PGA
做了一块spartan6的FPGA的板子，板子上有一块AD，具体型号是AD9269，AD的时钟采用的是差分时钟，芯片手册上给出的差分时钟的范围为0.3V到3.6V，我在画PCB的时候，将AD的差分时钟连接到FPGA的3.3V的IO上，现在板子做出来了开始调试了，将FPGA的所有可用IO都绑定了，编写了UCF文件，准备布局布线试一下，但是总是失败，提示“ad_clk_p,ad_clk_n的管脚有问题”，我试着将他们的电平特性改为LVCMOS33，LVDS33....试了很多还是布局布线不通过，师兄说AD的时钟最好用2.5V的差分对，但是现在板子已经做好了，不可能再改了，问下大家是否有办法可以解决？救救我吧!

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沙发
qingniao929| | 2012-11-13 20:49 | 只看该作者
Differential  inputs are powered by VCCAUX, 如果你不用DIFF_TERM属性。差分信号看的不是电平范围，而是差模和共模电压，只要单端的电压不超过芯片VCCIO+0.5v，如果spartan6输出的LVDS25或者LVDS33的差模共模的电压范围与AD的一致，那是可以直接接的，没有问题。还有spartan6 LVDS输出只能在bank0,2上。

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板凳
qingniao929| | 2012-11-13 20:49 | 只看该作者
你布线报的什么错误，截图上来看看

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地板
GoldSunMonkey| | 2012-11-13 21:23 | 只看该作者
你布线报的什么错误，截图上来看看
qingniao929 发表于 2012-11-13 20:49
嗯。这个感觉是时钟的位置不对。不是电平的问题。

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5楼
Backkom80| | 2012-11-14 08:13 | 只看该作者
恩，我也觉得更像猴哥说的，IO的位置是不是成差分对?

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