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quartus中原理图连线和实例化的差别

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 楼主| gongxiaosong 发表于 2012-11-13 19:38 | 显示全部楼层 |阅读模式
Quartus, UART, 原理图, verilog, verilo
我觉得在quartus中用bdf文件将模块连线起来很直观，但是看到一些别人做的东西里面是直接将verilog模块进行实例化，直接在verilog里面进行模块连接，这两者各有什么优缺点呢？
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GoldSunMonkey 发表于 2012-11-13 21:39 | 显示全部楼层
你的方法：直观，直接
用Verilog的：可读性差一点，但是不用图形界面的工程师使用。
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 楼主| gongxiaosong 发表于 2012-11-14 18:04 | 显示全部楼层
嗯嗯，这样子啊...
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