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verilog怎么在不同文件的模块间传递参数？

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楼主
jlgcumt|  楼主 | 2012-11-14 17:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, verilo
verilog,我在一个文件中的一个模块修改一个变量，然后 在另一个文件中的模块使用这个变量，怎么实现？

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沙发
wmsk| | 2012-11-14 18:31 | 只看该作者
是固定的数值，比方A=1,
然后模块1和模块2全部使用A=1么？

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板凳
GoldSunMonkey| | 2012-11-14 18:51 | 只看该作者
是固定的数值，比方A=1,
然后模块1和模块2全部使用A=1么？
wmsk 发表于 2012-11-14 18:31
给一个例子来说明。

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地板
jlgcumt|  楼主 | 2012-11-14 20:06 | 只看该作者
3# GoldSunMonkey 多谢猴哥，只是传到子模块来比较，在子模块不做改变，在顶层的话会由CPU修改，我看了一下别人的程序，wire型的变量就可以做比较，这样就行了，另外在问一下猴哥怎么申明全局的reg型的变量!

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5楼
GoldSunMonkey| | 2012-11-14 21:57 | 只看该作者
`define表示定义宏。是一个全局变量，可以被多个文件采用，直到运到`undef为止。
例 采用`define定义一个总线宽度为8的总线
'define DATA_BUS 8
     reg ['DATA_BUS-1:0] Data;

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6楼
jlgcumt|  楼主 | 2012-11-15 18:02 | 只看该作者
5# GoldSunMonkey 我这个变量是一直改变的，不能像你那样定义！

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7楼
GoldSunMonkey| | 2012-11-15 18:33 | 只看该作者
那你只能自己引端口传递了。我记得无法更改参量。
也可能是我记错了。你自己找找。

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8楼
nono2000| | 2012-11-15 19:05 | 只看该作者
本帖最后由 nono2000 于 2012-11-16 11:21 编辑

:curse:

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9楼
xjsxjtu| | 2012-11-15 20:35 | 只看该作者
***********************************************************************************
uart.v
   
  parameter DATA_BITS    = 8,         
  parameter STOP_BITS    = 1,
  parameter PARITY_MODE  = 0  


//  ...
nono2000 发表于 2012-11-15 19:05
还没满足别人的需求。

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10楼
nono2000| | 2012-11-15 21:05 | 只看该作者
本帖最后由 nono2000 于 2012-11-15 21:33 编辑

沒法了~請他自創一套語言吧;P

知道就講,不知道請別來這~放屁~

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11楼
jlgcumt|  楼主 | 2012-11-16 10:06 | 只看该作者
本帖最后由 jlgcumt 于 2012-11-16 12:25 编辑

10# nono2000

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12楼
nono2000| | 2012-11-16 11:23 | 只看该作者
10# nono2000 你都没听明白别人问题就来瞎说，满口脏话，素质低下，建议你别再论坛混了！
jlgcumt 发表于 2012-11-16 10:06

我看你连基本的程序都不会写,建议你去玩C++

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13楼
jlgcumt|  楼主 | 2012-11-16 12:25 | 只看该作者
12# nono2000 跟你没有共同话语！

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14楼
xjsxjtu| | 2012-11-16 21:52 | 只看该作者
大家不要吵架啊

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15楼
GoldSunMonkey| | 2012-11-16 21:56 | 只看该作者
别吵架了，大家都是为了学习。谢谢啦。

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